Le travail de recherche que nous présentons dans cette thèse s’inscrit dans le domaine de la conception des circuits et systèmes pour la numérisation des signaux radio large bande multistandard. La finalité de ces travaux est l’établissement de nouvelles méthodologies de conception des circuits analogiques et mixtes VLSI, et à faible consommation pour le convertisseur analogique numérique (CAN). Nous proposons l’utilisation d’un CAN de type S? complexe passe-bande à temps-continu pour l’architecture Low-IF. Ce qui permet de simplifier l’étage analogique en bande de base en esquivant le besoin de circuits tels que le contrôleur de gain automatique, le filtre anti-repliement et les filtres de rejection d’images. Le récepteur est plus linéaire et présente un degré d’intégrabilité adéquat pour les applications multistandard de type Radio logicielle Restreinte (SDR). La première contribution consiste à proposer une méthodologie originale et complètement automatisée de dimensionnement du modulateur ?? pour la réception SDR. Une nouvelle stratégie de stabilisation, basée sur le placement des zéros et des pôles du filtre de boucle, est élaborée permettant ainsi de simplifier le passage du temps-discret vers le temps-continu par une simple correspondance entre les domaines pour les intégrateurs et les résonateurs du filtre de boucle. La deuxième contribution concerne la construction d’une architecture générique du modulateur ?? complexe à temps-continu en suivant une méthodologie originale. Les éléments de base de cette architecture sont les deux modulateurs ?? passe-bas pour les voies I et Q à temps-continu. Les deux filtres de boucles sont en couplage croisé en structure polyphase, ce qui permet le décalage vers la fréquence intermédiaire du récepteur. Nous avons conçu un outil de dimensionnement sous MATLAB pour les modulateurs S? multistandard stables d’ordre élevés à temps-continu, passe bas, passe-bande réel et complexe. La troisième contribution de ces travaux concerne la proposition d’une méthodologie de conception avancée de circuits mixtes VLSI pour les CANs de type ??. Cette méthodologie de conception permet une combinaison des approches descendante ‘Top-down’ et montante ‘Bottom-up’, ce qui rend possible l’analyse des compromis de conception par l’utilisation concurrente des circuits au niveau transistor et des modèles comportementaux. Cette approche permet de faire allier à la fois la précision et la vitesse de processus de simulation lors de la conception des CANs de type ??. La modélisation comportementale du modulateur S?, en utilisant le langage VHDL-AMS, nous a permis de développé une bibliothèque de modèles permettant la prise en compte des imperfections tels que le bruit, le jitter, le retard de boucle au niveau comportemental. Afin d’illustrer la méthodologie de conception proposée, un exemple de la vérification par la simulation mixte est fourni à travers la conception d’un quantificateur en technologie CMOS. L’extraction des paramètres des imperfections du schéma au niveau transistor a permit d’enrichir le modèle comportemental et de prévenir les anomalies causant la dégradation des performances du modulateur S?. / Abstract

L'expansion du marché des semi-conducteurs dans tous les secteurs d'activité résulte de la capacité de créer de nouvelles applications grâce à l'intégration de plus en plus de fonctionnalités sur une surface de plus en plus faible. Pour chaque entreprise, la compétitivité dépend du coût de fabrication mais aussi de la fiabilité du produit. Ainsi, la phase de test d'un circuit intégré, et plus particulièrement des circuits analogiques et mixtes, est le facteur prédominant dans les choix d'un compromis entre ces deux critères antagonistes, car son coût est désormais proche du coût de production. Cette tendance contraint les acteurs du marché à mettre en place de nouvelles solutions moins onéreuses. Parmi les recherches dans ce domaine, la conception en vue du test (DfT) consiste à intégrer pendant le développement de la puce, une circuiterie additionnelle susceptible d'en faciliter le test, voire d'effectuer un auto-test (BIST). Mais la sélection d'une de ces techniques nécessite une évaluation de leur capacité de différencier les circuits fonctionnels des circuits défaillants. Ces travaux de recherche introduisent une méthodologie d'estimation de la qualité d'une DfT ou d'un BIST dans le flot de conception de circuits analogiques et mixtes. Basée sur la génération d'un large échantillon prenant en compte l'impact des variations d'un procédé technologique sur les performances et les mesures de test du circuit, cette méthodologie calcule les métriques de test exprimant la capacité de chaque technique de détecter les circuits défaillants sans rejeter des circuits fonctionnels et d'accepter les circuits fonctionnels en rejetant les circuits défaillant. Ensuite, le fonctionnement d'un auto-test numérique adapté aux convertisseurs sigma-delta est présenté ainsi qu'une nouvelle méthode de génération et d'injection du stimulus de test. La qualité de ces techniques d'auto-test est démontrée en utilisant la méthodologie d'estimation des métriques de test. Enfin, un démonstrateur développé sur un circuit programmable démontre la possibilité d'employer une technique d'auto-test dans un système de calibrage intégré.

Les circuits intégrés mixtes développés pour les nouvelles applications multimédias et télécommunications sont constitués de blocs analogiques et de blocs numériques. Le coût du test de ces circuits mixtes est un facteur critique pour leur prix de revient. En particulier, en production industrielle, les Convertisseurs Analogique/Numérique (CAN) sont testés en mode fonctionnel (histogramme, FFT) en utilisant des ressources de test externes extrêmement coûteuses. Dans ce contexte, une solution attractive pour réduire le coût du test consiste à intégrer directement sur la puce tout ou une partie des ressources nécessaires au test.<br /><br />L'objectif des travaux présentés dans cette thèse est donc la conception et le développement de structures d'auto-test intégré (BIST) permettant le test par histogramme des CAN. L'implantation directe sur silicium de cette technique de test ne serait pas possible car elle nécessiterait un surcoût de silicium important. Pour rendre cette intégration viable nous avons donc été amenés à envisager des solutions originales basées sur la décomposition et l'analyse par histogramme. Cette approche, associée à la mise en place d'un certain nombre de simplifications des calculs d'extraction nous a permis de réduire considérablement les ressources matérielles (mémoires, module de calcul) à intégrer. Enfin, pour compléter cette structure BIST, nous avons conçu une architecture originale de générateur de rampe et de générateur de signaux triangulaires. Ces générateurs utilisent un système d'auto-calibration qui leur permet de générer un signal précis et insensible aux variations des paramètres technologiques tout en impliquant une surface de silicium minimale.

L'expansion du marché des semi-conducteurs dans tous les secteurs d'activité résulte de la capacité de créer de nouvelles applications grâce à l'intégration de plus en plus de fonctionnalités sur une surface de plus en plus faible. Pour chaque entreprise, la compétitivité dépend du coût de fabrication mais aussi de la fiabilité du produit. Ainsi, la phase de test d'un circuit intégré, et plus particulièrement des circuits analogiques et mixtes, est le facteur prédominant dans les choix d'un compromis entre ces deux critères antagonistes, car son coût est désormais proche du coût de production. Cette tendance contraint les acteurs du marché à mettre en place de nouvelles solutions moins onéreuses. Parmi les recherches dans ce domaine, la conception en vue du test (DfT) consiste à intégrer pendant le développement de la puce, une circuiterie additionnelle susceptible d'en faciliter le test, voire d'effectuer un auto-test (BIST). Mais la sélection d'une de ces techniques nécessite une évaluation de leur capacité de différencier les circuits fonctionnels des circuits défaillants. Ces travaux de recherche introduisent une méthodologie d'estimation de la qualité d'une DfT ou d'un BIST dans le flot de conception de circuits analogiques et mixtes. Basée sur la génération d'un large échantillon prenant en compte l'impact des variations d'un procédé technologique sur les performances et les mesures de test du circuit, cette méthodologie calcule les métriques de test exprimant la capacité de chaque technique de détecter les circuits défaillants sans rejeter des circuits fonctionnels et d'accepter les circuits fonctionnels en rejetant les circuits défaillant. Ensuite, le fonctionnement d'un auto-test numérique adapté aux convertisseurs sigma-delta est présenté ainsi qu'une nouvelle méthode de génération et d'injection du stimulus de test. La qualité de ces techniques d'auto-test est démontrée en utilisant la méthodologie d'estimation des métriques de test. Enfin, un démonstrateur développé sur un circuit programmable démontre la possibilité d'employer une technique d'auto-test dans un système de calibrage intégré. / The pervasiveness of the semiconductor industry in an increasing range of applications that span human activity stems from our ability to integrate more and more functionalities onto a small silicon area. The competitiveness in this industry, apart from product originality, is mainly defined by the manufacturing cost, as well as the product reliability. Therefore, finding a trade-off between these two often contradictory objectives is a major concern and calls for efficient test solutions. The focus nowadays is mainly on Analog and Mixed-Signal (AMS) circuits since the associated testing cost can amount up to 70% of the overall manufacturing cost despite that AMS circuits typically occupy no more than 20% of the die area. To this end, there are intensified efforts by the industry to develop more economical test solutions without sacrificing product quality. Design-for-Test (DfT) is a promising alternative to the standard test techniques. It consists of integrating during the development phase of the chip extra on-chip circuitry aiming to facilitate testing or even enable a built-in self-test (BIST). However, the adoption of a DFT technique requires a prior evaluation of its capability to distinguish the functional circuits from the defective ones. In this thesis, we present a novel methodology for estimating the quality of a DfT technique that is readily incorporated in the design flow of AMS circuits. Based on the generation of a large synthetic sample of circuits that takes into account the impact of the process ariations on the performances and test measurements, this methodology computes test metrics that determine whether the DFT technique is capable of rejecting defective devices while passing functional devices. In addition, the thesis proposes a novel, purely digital BIST technique for Sigma-Delta analog-to-digital converters. The efficiency of the test metrics evaluation methodology is demonstrated on this novel BIST technique. Finally, a hardware prototype developed on an FPGA shows the possibility of adapting the BIST technique within a calibration system.