Este trabalho aborda a detecção da condição de ilhamento e de seus impactos em redes de distribuição e em gerações distribuídas que empregam conversores CC-CA. Na literatura são encontradas dois grupos de técnicas para este tipo de aplicação. As técnicas passivas, que identificam a condição de ilhamento através do ajuste dos limites de variação dos relés de proteção, e as técnicas ativas, que inserem um sinal de realimentação positiva de forma a tornar o sistema instável no momento da desconexão. As técnicas ativas, por apresentarem um menor tempo de detecção e simples implementação em hardware, são preferencialmente utilizadas, apesar da injeção de distúrbios no sistema de controle da geração distribuída. O estado-da-arte em termos de detecção de ilhamento consiste em desenvolver uma técnica que possua alta capacidade de detecção, porém sem injeção de distúrbios no sistema de geração distribuída quando conectado à rede de distribuição. Neste trabalho, são abordadas duas formas para a redução da injeção de distúrbios e do tempo de detecção. Em uma primeira abordagem é proposto um projeto ótimo para o algoritmo de sincronização PLL (phase-locked loop), o qual permite a redução do ganho de realimentação positiva para técnicas em frequência e, consequentemente, a redução da injeção de distúrbios. Em uma segunda abordagem é utilizada a metodologia fuzzy de forma a garantir a detecção da condição de ilhamento sem nenhuma injeção de distúrbios no sistema de controle. Resultados de simulação e experimentais, obtidos por meio de uma bancada experimental controlada por DSP, são apresentados para validar as propostas presentes nesta dissertação / This thesis deals with the islanding detection and its impact on distribution networks when distributed generation systems are driven by DC-AC converters. Two groups of techniques are found in the literature. The passive techniques in which adjusting the variation limits of protective relays identify the islanding condition, and the active techniques that insert a positive feedback signal in order to make the system unstable when the contingency is on progress. The active techniques present a reduced detection time and simple hardware implementation. They are preferably used in despite of the injection of disturbances in the control system. In this thesis two ways to reduce injection of disturbances and detection time are proposed. In a first approach is shown an optimal design for the synchronization algorithm PLL (Phase-Locked Loop) which allows to reduce the positive feedback gain in frequency techniques in order to decrease the injection of disturbances. In a second approach a fuzzy methodology is used to ensure the islanding detection with the aforementioned requirements. Simulation analysis and experimental results are presented to validate the proposed approach

O presente trabalho apresenta o estudo, o equacionamento, a simulação e uma metodologia de projeto para um conversor CC/CC do tipo Half-Bridge, com transformador de potência alimentado por transistores bipolares em semi-ponte, com circuito de acionamento de base proporcional isolado. O circuito possui um controle de sincronismo aplicado ao transformador de pulso responsável pelo controle das chaves semicondutoras do conversor. A metodologia de projeto do circuito de acionamento de base proporcional isolado é discutida e alguns resultados são mostrados. Além disso, pretende-se empregar esse tipo de conversor em veículos aeroespaciais devido a robustez no circuito de acionamento de base, em específico na Unidade de Suprimento de Energia do satélite universitário ITASAT. Utilizando-se o diagrama esquemático do conversor proposto é feito o equacionamento matemático, a fim de se obter a frequência de oscilação livre, ou natural, a partir do qual é proposta uma metodologia de projeto. Ao final do trabalho são comparados os resultados experimentais com a simulação, com o objetivo de melhor avaliar a metodologia proposta. / This work presents the study, equation development, simulation and a design methodology for a Half-Bridge DC/DC converter, with power transformer fed by bipolar transistors in a half-bridge configuration, with proportional base drive circuit. The circuit has a synchronism control applied to the pulse transformer responsible for controlling the semiconductor switches of the converter. The design methodology of the proportional base drive is discussed and some results are shown. In addition, this type of converter is intended to be used in aerospace vehicles due to the increased robustness of the base drive circuit, for instance, the Power Supply Unit of ITASAT Satellite. A mathematical modeling is done in order to obtain the oscillation frequency (natural frequency) of the converter, from which a design methodology is proposed. At the end of the study the experimental are compared with the simulation, in order to evaluate the proposed methodology.

Made available in DSpace on 2016-12-12T20:27:39Z (GMT). No. of bitstreams: 1 Jean Carlo da Cunha.pdf: 16855564 bytes, checksum: 337fd862ee9c2affb80cdde33c7439e5 (MD5) Previous issue date: 2015-08-14 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / Este trabalho apresenta um esquema de controle de um Compensador Estático para rede de Distribuição (DSTATCOM), utilizado para regular a magnitude da tensão no ponto de acoplamento de carga (PAC) e também possui a função de eliminar harmônicas de tensão através da detecção da tensão no PAC. A regulação da magnitude da tensão é efetuada através da injeção de corrente em quadratura no PAC e a mitiga ção de harmônicas é efetuada através da leitura da tensão do PAC e geração de correntes harmônicas capazes de compensar as distorções na tensão do PAC, sem a necessidade da leitura de corrente da rede ou da carga. O regulador é implementado através de um conversor VSI trifásico à quatro os conectado em paralelo com a rede de distribuição. A potência ativa drenada pelo conversor é somente para suprir suas perdas e controlar a tensão do barramento CC. Este trabalho possui resultados de simulação para o sistema completo bem como resultados experimentais.

Submitted by Lucienne Costa (lucienneferreira@ufcg.edu.br) on 2018-05-23T00:02:18Z No. of bitstreams: 1 VANDERSON DE LIMA REIS – TESE (PPGEE) 2017.pdf: 6102324 bytes, checksum: 3f5467799d6127fee0e2bce02ef9d841 (MD5) / Made available in DSpace on 2018-05-23T00:02:18Z (GMT). No. of bitstreams: 1 VANDERSON DE LIMA REIS – TESE (PPGEE) 2017.pdf: 6102324 bytes, checksum: 3f5467799d6127fee0e2bce02ef9d841 (MD5) Previous issue date: 2017-04-20 / Capes / Nos conversores Analógicos Digitais (ADC) com frequência de conversão baseada no Teorema de Nyquist, o parâmetro básico para orientar a aquisição é a largura de banda do sinal. O tratamento da informação e a remoção da redundância são realizados após a representação digital obtida do sinal. A Amostragem Compressiva foi proposta como uma técnica de digitalização que explora a esparsidade do sinal em um determinado domínio, para capturar apenas seu conteúdo de informação, com uma taxa que pode ser menor do que a preconizada pelo Teorema de Nyquist. As arquiteturas em hardware para implementar a Amostragem Compressiva são chamadas de Conversores Analógicos para Informação (AIC). Os AIC propostos na bibliografia exploram a esparsidade do sinal em um determinado domínio, e por isso cada arquitetura é especifica para uma classe de sinais. Nesta tese propõe-se um AIC configurável, baseado em arquiteturas conhecidas, capaz de adquirir sinais de várias classes, alterando seus parâmetros de configuração. No trabalho desenvolveu-se um modelo computacional, que permite analisar o comportamento dinâmico do AIC, e dos parâmetros de hardware propostos, bem como foi feita a implementação física da arquitetura proposta. Verificou-se a adaptabilidade dessa arquitetura a partir dos resultados obtidos, pois foi possível fazer a aquisição de mais de uma classe de sinais. / In analog-to-digital converters (ADC) based on Nyquist Theorem, the basic parameter to guide acquisition is the bandwidth of the signal. The information processing and redundancy removal are performed after the digital representation obtained from the signal. Compressed Sensing was proposed as a digitalization technique that exploits the sparsity of the signal in a given domain to capture only its information content, at a rate that may be lower than that advocated by the Nyquist Theorem. The hardware architectures to implement Compressed Sensing are called Analog to Information Converters (AIC). The AICs proposed in the bibliography exploit the sparsity of the signal in a given domain, and therefore each architecture is specific for a class of signals. This thesis proposes a configurable AIC, based on known architectures, capable of acquiring signals from several classes, changing its configuration parameters. A computational model was developed to analyze the dynamic behavior of AIC and proposed hardware parameters, as well as the physical implementation of the proposed architecture. It was verified the adaptability of the proposed architecture from the obtained results, since it was possible to perform the acquisition of more than one class of signals.

With the current demand for mixed-signal SoCs, an increasing number of designers are looking for ADC architectures that can be easily implemented over digital substrates. Since ADC performance is strongly dependent upon physical and electrical features, it gets more difficult for them to benefit from more recent technologies, where these features are more variable. This way, analog signal acquisition is not allowed to follow an evolutionary trend compatible with Moore’s Law. In fact, such trend shall get worst, since newer technologies are expected to have more variable characteristics. Also, for a matter of economy of scale, many times a mixed-signal SoC presents a good amount of idle processing power. In such systems it is advantageous to employ more costly digital signal processing provided that it allows a reduction in the analog area demanded or the use of less expensive analog blocks, able to cope with process variations and uncertainty. Besides the technological concerns, other factors that impact the cost of the design also advise to transfer problems from the analog to the digital domain whenever possible: design automation and self-test requirements, for instance. Recent surveys indicate that the total cost in designer hours for the analog blocks of a mixed-signal system can be up to three times the cost of the digital ones. This manuscript explores the concept of bottom-up analog acquisition design, using statistical sampling as a way to reduce the analog area demanded in the design of ADCs within mixed-signal systems. More particularly, it investigates the possibility of using digital modeling and digital compensation of non-idealities to ease the design of ADCs. The work is developed around three axes: the definition of target applications, the development of digital compensation algorithms and the exploration of architectural possibilities. New methods and architectures are defined and validated. The main notions behind the proposal are analyzed and it is shown that the approach is feasible, opening new paths of future research. Keywords:

O presente trabalho trata da formulação, algoritmização e implementação numérica de um problema não-linear de controle de fronteira livre sujeito a restrições também não lineares definido em [Fri 94] e relativo ao modelo de funcionamento de um conversor catalítico monolítico cerâmico. São apresentados resultados de algumas simulações numéricas, usando um programa em FORTRAN77, no ambiente de estações de trabalho SUN e DEC alfa 3000.

Conversores analógico-digitais (ADCs) têm papel fundamental na implementação dos sistemas-em-chip, do inglês System-on-Chip (SoC), atuais. Em razão dos requisitos destes sistemas e dos compromissos entre as características fundamentais dos ADCs, como largura de banda, consumo de energia e exatidão, diversas topologias e estratégias para sua implementação em circuitos integrados (CIs) têm sido desenvolvidas através dos tempos. Dentre estas topologias, os conversores sigma-delta (SDC) têm se destacado pela versatilidade, aliada ao baixo consumo e excelente exatidão. Inicialmente desenvolvidos e empregados para a conversão de sinais de baixa frequência e com operação em tempo discreto (DT), esta classe de conversores têm evoluído e nos últimos anos está sendo desenvolvida para operar em tempo contínuo e ser empregada na conversão de sinais com frequências de centenas de kHz a dezenas de MHz. Neste trabalho, os moduladores sigma-delta em tempo contínuo (SDMs-CT) são estudados, visando sua aplicação à conversão analógico-digital (AD). Os SDMs-CT oferecem vantagens significativas sobre seus homólogos em tempo discreto, como menor consumo de energia, maior largura de banda do sinal de entrada e filtro anti-alias, do inglês anti-alias filter (AAF), implícito. Entretanto, os SDMs-CT apresentam limitações adicionais, responsáveis pela degradação de seu desempenho, como os efeitos do jitter do sinal de relógio, o atraso excessivo do laço de realimentação, do inglês Excess Loop Delay (ELD), e as limitações impostas aos integradores analógicos. Após o estudo e análise de SDMs-CT e de suas limitações, foi desenvolvido um modelo comportamental no ambiente Matlab/Simulink R , que permite a simulação do impacto destas limitações no modulador, possibilitando a obtenção de uma estimativa mais aproximada do seu desempenho. Com base nestas simulações foi possível a determinação das especificações mínimas de cada bloco analógico que compõe o modulador (como o slew rate, a frequência de ganho unitário (fu) e o ganho DC dos amplificadores operacionais utilizados nos integradores) e os valores toleráveis de ELD e jitter do sinal de relógio. Adicionalmente, neste trabalho foi desenvolvida uma metodologia para simulação de SDMs-CT compostos por DACs a capacitor chaveado e resistor, do inglês Switched-Capacitor-Resistor (SCR). Com base neste modelo e no estudo das diferentes topologias de SDMs, um circuito foi desenvolvido para aplicação em receptores de RF, sendo do tipo passa-baixas de laço único, do inglês single-loop, single-bit, de terceira ordem, voltado ao baixo consumo de energia. Este circuito foi desenvolvido em tecnologia CMOS IBM de 130 nanômetros, tendo sido enviado para fabricação. Através das simulações pós-leiaute realizadas espera-se que seu desempenho fique próximo ao que tem sido publicado recentemente sobre SDMs-CT passa-baixas de laço único e single-bit. / Analog-to-Digital Converters (ADCs) play a fundamental role in the implementation of current systems-on-chip (SoC). Due to the requirements of these systems and the tradeoffs between the main ADCs characteristics, such as signal bandwidth, power consumption and accuracy, many topologies and strategies for their implementation in integrated circuits (ICs) have been developed through the ages. Among these topologies, the sigmadelta converters (SDC) have highlighted the versatility combined with low power consumption and excellent accuracy. Initially developed and used for the conversion of low frequency signals and operation in the discrete time (DT) domain, this class of converters have been evolved and developed over the past to operate in continuous time domain for the conversion of signals with frequencies of hundreds of kHz up to tens of MHz. In this work, continuous time sigma-delta modulators (CT-SDMs) are studied focusing its application to the analog-to-digital (AD) conversion. CT-SDMs offer significant advantages over their discrete-time counterparts, such as lower power consumption, higher input signal bandwidth and implicit anti-alias filter (AAF). However, CT-SDMs present additional limitations that are responsible for their performance degradation, such as the clock jitter, Excess Loop Delay (ELD) and the limitations imposed on the analog integrators. After the study and analysis of CT-SDMs and their performance limitations, a behavioral model approach was developed in the Matlab/Simulink R environment, which allows the simulation of the limitations impact on the modulator, allowing the obteinment of a more accurate estimate of its performance. Based on these simulations it was possible to determine the minimum specifications for each block that composes the analog modulator (such as slew rate, the unity gain frequency (fu) and the DC gain of the operational amplifiers used in integrators) and tolerable values of ELD and clock jitter. Additionally, it was developed in this work a methodology for simulate CT-SDMs with Switched-Capacitor- Resistor (SCR) DACs that provide exponential waveforms. Based on this model and the study of different SDMs topologies, it was developed a low-pass, single-loop, single-bit, third order circuit focused on low-power intended for application in RF receivers. This circuit was developed in an IBM 130 nanometers CMOS technology, and was send to manufacturing. Based on the post-layout simulations it is expected to have performance close to what has been recently published of low-pass, single-loop, single-bit CT-SDMs.

Conversores A/D do tipo aproximações sucessivas (SAR) baseados em redistribuição de carga são frequentemente utilizados em aplicações envolvendo a aquisição de sinais, principalmente as que exigem um baixo consumo de área e energia e boa velocidade de conversão. Esta topologia está presente em diversos dispositivos programáveis comerciais, como também em circuitos integrados de propósito geral. Tais dispositivos, quando expostos a ambientes suscetíveis a radiação, como é o caso de aplicações espaciais, estão sujeitos à colisão com partículas capazes de ionizar o silício. Estes podem causar falhas temporárias, como um efeito transiente, uma inversão de bit em um elemento de memória, ou até mesmo danos permanentes no circuito. Este trabalho visa descrever o comportamento do conversor SAR baseado em redistribuição de carga após a ocorrência de efeitos transientes causados por radiação, por meio de simulação SPICE. Tais efeitos podem causar falhas nos componentes da topologia: chaves, lógica de controle e comparador. Estes são propagados por todo o estágio de conversão, devido à sua característica sequencial de conversão. Por fim, uma discussão sobre as possíveis técnicas de mitigação de falhas para esta topologia é apresentada. / Successive Approximation Register (SAR) Analog to Digital Converters (ADCs) based on charge redistribution are frequently used in data acquisition systems, especially those requiring low power and low area, and good conversion speed. This topology is present on several mixed-signal programmable devices. These devices, when exposed to harsh environments, such as radiation, which is the case for space applications, are prone to Single Event Effects (SEEs). These effects may cause temporary failures, such as transient effects or memory upsets or even permanent failures on the circuit. This work presents the behavior of this type of converter after the occurrence of a transient fault on the circuit, by means of SPICE simulations. These transient faults may cause an inversion on the conversion due to a transient on the control logic of the switches, or a charge or discharge of the capacitors when a transient occur on the switches, as well as a failure on the comparator, which may propagate to the remainder stages of conversion, due to the sequential nature of the converter. A discussion about the possible fault mitigation techniques is also presented.

Profa. Dra. Ahda Pionkoski Grilo Pavani / Tese (doutorado) - Universidade Federal do ABC. Programa de Pós-Graduação em Energia, 2016. / Neste trabalho foi desenvolvida uma metodologia de controle que permite ao gerador de indução duplamente alimentado, do inglês: doubly fed induction generator - DFIG, compensar os desequilíbrios de tensão do ponto de conexão do gerador com a concessionária. Para isso, foram consideradas a configuração série do DFIG, em que o conversor do lado da rede está conectado em série, e a configuração tradicional do DFIG com um restaurador dinâmico de tensão associado a ela. A metodologia de controle proposta permite compensar o desequilíbrio de tensão e minimiza as oscilações de torque produzidas por correntes desequilibradas no gerador, as quais podem reduzir a sua vida útil. Além disso, foi proposta uma solução para a operação no regime subsíncrono do DFIG na configuração série, na qual a saturação do fluxo concatenado, devido à elevação da tensão do estator, é uma limitação. A modelagem das metodologias propostas e simulações foram feitas em ambiente Matlab - Simulink, onde foram gerados os resultados necessários para sua validação. / In the present work it has been developed a control methodology allowing to the Doubly Fed Induction Generator (DFIG) to compensate the voltage unbalance at the Point of Commom Coupling (PCC). This methodology was implemented in the series configuration of the DFIG, which the Grid Side Converter is series connected to the grid, and in the traditional configuration of the DFIG with a Dynamic Voltage Restorer associated. The proposed methodology allows compensating the voltage unbalance at the PCC and reduces the electromagnetic toque oscillations produced by the unbalanced currents at the generator windings, which can compromise the machine service life. Furthermore, it has been proposed a solution to avoid increasing the stator voltage at the subsynchronous operation of the series configuration of the DFIG, which is a limitation due to the saturation of the electromagnetic flux. The proposed methodologies were modeled and simulated at the Matlab - Simulink environment, where the results required for the methodology validation was obtained.

Orientador: Dra. Ahda Pionkoski Grilo Pavani / Dissertação (mestrado) - Universidade Federal do ABC, Programa de Pós-Graduação em Engenharia Elétrica, 2016. / Os Geradores de Indução Duplamente Alimentados, em inglês Doubly Fed Induction Generator DFIG, representam uma das tecnologias mais empregadas em sistemas eólicos. Devido à natureza intermitente do vento, o controle convencional usado por esses geradores procura operar o gerador em um ponto que garanta a máxima extração de potência da turbina eólica. Entretanto, usando apenas esta filosofia de controle, não é possível que estes geradores participem do controle de frequência da rede elétrica, pois o sistema mecânico e o sistema elétrico estão desacoplados devido à ação do conversor Back-to-Back. Como consequência, o DFIG não apresenta resposta de inércia. No entanto, em sistemas elétricos com alta penetração de geração eólica, ou sistemas que operam de forma ilhada como microrredes, a resposta de inércia do gerador eólico permite um melhor comportamento da frequência elétrica. Neste contexto, neste trabalho é estudado e analisado o comportamento do Gerador de Indução Duplamente Alimentado DFIG contribuindo para o suporte de frequência de uma microrrede, formada a partir de um ilhamento intencional. Para isso, foram realizadas simulações computacionais com ocorrência de ilhamento intencional, em que uma parte da rede de distribuição passa a operar de forma ilhada alimentada por um DFIG e um gerador síncrono. Com os resultados é possível analisar o desempenho do DFIG no suporte de frequência da rede elétrica considerando diferentes metodologias / Doubly Fed Induction Generators DFIG, represent one of the most used in wind power systems technologies. Due to the intermittent nature of wind, the conventional control used by these generators to operate the demand generator at a point that ensures maximum power extraction of the wind turbine. However, using only this control philosophy, it is not possible that these generators participate in frequency control the power supply for the mechanical system and the electrical system are uncoupled due to the action of the Back-to-Back converter. Consequently, the DFIG has not inertia response. However, in electric systems with high penetration of wind power generation, or systems that operate islanded micro-grids way, the wind power generator inertia response allows a better behavior of the electrical frequency. In this context, this work is studied and analyzed the Doubly Fed Induction Generator DFIG behavior contributing to the frequency support of a micro-grids formed from an unintentional islanding. To this end, computer simulations were performed with the occurrence of unintentional islanding, wherein a part of the distribution network shall operate islanded form fed by a DFIG and a synchronous generator. With the results it is possible to analyze the performance of DFIG in the grid frequency support considering different methodologies.