This thesis is based on promising computing paradigm of reversible logic which generates unique outputs out of the inputs and. Reversible logic circuits maintain one-to-one mapping inside of the inputs and the outputs. Compared to the traditional irreversible computation, reversible logic circuit has the advantage that it successfully avoids the information loss during computations. Also, reversible logic is useful to design ultra-low-power nanocomputing circuits, circuits for quantum computing, and the nanocircuits that are testable in nature. Reversible computing circuits require the ancilla inputs and the garbage outputs. Ancilla input is the constant input in reversible circuits. Garbage output is the output for maintaining the reversibility of the reversible logic but is not any of the primary inputs nor a useful bit. An efficient reversible circuit will have the minimal number of garbage and ancilla bits. Barrel shifter is one of main computing systems having applications in high speed digital signal processing, oating-point arithmetic, FPGA, and Center Processing Unit (CPU). It can operate the function of shifting or rotation for multiple bits in only one clock cycle. The goal of this thesis is to design barrel shifters based on the reversible computing that are optimized in terms of the number of ancilla and garbage bits. In order to achieve this goal, a new Super Conservative Reversible Logic Gate (SCRL gate) has been used. The SCRL gate has 1 control input depending on the value of which it can swap any two n-1 data inputs. We proved that the SCRL gate is superior to the existing conservative reversible Fredkin gate. This thesis develops 5 design methodologies for reversible barrel shifters using SCRL gates that are primarily optimized with the criteria of the number of ancilla and garbage bits. The five proposed methodologies consist of reversible right rotator, reversible logical right shifter, reversible arithmetic right shifter, reversible universal right shifter and reversible universal bidirectional shifter. The proposed reversible barrel shifter design is compared with the existing works in literature and have shown improvement ranging from 8.5% to 92% by the number of garbage and ancilla bits. The SCRL gate and design methodologies of reversible barrel shifter are mapped in Quantum Dot Cellular Automata (QCA) computing. It is illustrated that the SCRL-based designs of reversible barrel shifters have less QCA cost (cost in terms of number of inverters and majority voters) compared to the Fredkin gate- based designs of reversible barrel shifters.

Recent trend of minimization in microprocessors has introduced increasing self-heating effects in FinFET and MOSFET transistors. To study these self-heating effects, we developed self-consistent 3D models of FinFET and MOSFET basic logic gates, and simulated steady-state thermal transport for the worst heating case scenario. Incorporating size-dependent effective thermal conductivity of thin films instead of bulk values, these simulations provide a more accurate prediction of temperature rise in the logic gates. Results of our simulations predict higher temperature rise in FinFETs, compared to MOSFETs. Existence of buried oxide layer and confined geometry of FinFET structure are determined to be the most contributing to this higher temperature rise. To connect the results of our simulations to higher scale simulations, we proposed an equivalent thermal conductivity for each basic logic gate. These values were tested and found to be independent of the magnitude of chosen boundary conditions, as well as heat generation rate.

Recent trend of minimization in microprocessors has introduced increasing self-heating effects in FinFET and MOSFET transistors. To study these self-heating effects, we developed self-consistent 3D models of FinFET and MOSFET basic logic gates, and simulated steady-state thermal transport for the worst heating case scenario. Incorporating size-dependent effective thermal conductivity of thin films instead of bulk values, these simulations provide a more accurate prediction of temperature rise in the logic gates. Results of our simulations predict higher temperature rise in FinFETs, compared to MOSFETs. Existence of buried oxide layer and confined geometry of FinFET structure are determined to be the most contributing to this higher temperature rise. To connect the results of our simulations to higher scale simulations, we proposed an equivalent thermal conductivity for each basic logic gate. These values were tested and found to be independent of the magnitude of chosen boundary conditions, as well as heat generation rate.

Thesis (Ph. D.)--Michigan State University. Dept. of Electrical and Computer Engineering, 2008. / Title from PDF t.p. (viewed on July 23, 2009) Includes bibliographical references (p. 243-252). Also issued in print.

Made available in DSpace on 2014-06-11T19:28:34Z (GMT). No. of bitstreams: 0 Previous issue date: 2006-02Bitstream added on 2014-06-13T18:34:53Z : No. of bitstreams: 1 correard_gcc_me_guara.pdf: 1877382 bytes, checksum: f137894497df23a88143686cf4323f80 (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / O objetivo desta pesquisa foi apresentar um método de análise para a solução de problemas de contato por elementos finitos e o cálculo dos componentes mecânicos que fazem parte do projeto de uma roda de aço. Foi demonstrado passo a passo à execução de um cálculo analítico da roda de uma Comporta Vagão, calculando as cargas radial e axial presentes, verificando a tensão de Hertz, as tensões localizadas no cubo da roda, as tensões atuantes no eixo e a seleção do rolamento. Após esta etapa retiraram-se os parâmetros iniciais que foram utilizados no cálculo analítico para buscar o cálculo por elementos finitos. Assim, foram definidas as superfícies de contato, a geometria dos componentes, a malha, as restrições, as condições de contorno e por fim a análise dos resultados encontrados antes e após o projeto. Dessa maneira, podê-se determinar com precisão os pontos de concentração de tensão para eliminação as falhas. Com a busca deste cálculo, usando a análise por Elementos Finitos, respaldado pelo cálculo analítico, foi possível reduzir o diâmetro da roda para obter ganhos em massa para este tipo de equipamento que usa uma quantidade alta de rodas (acima de 100 rodas), sem alteração da confiabilidade das peças durante seu funcionamento. / The objective of this research was to present an analysis method for the solution of contact problems for finite elements and the calculation of the mechanical components that are part of the project of a steel wheel. It was demonstrated step by step the execution of an analytic calculation of the wheel of a Fixed Wheel Gate, calculating the radial and axial loads present, verifying the Hertz pressure, the concentrated stresses in the hub of the wheel, the acting stresses in the shaft and hub, and the selection of the roller bearings. After this stage the initial parameters were used in the analytic calculation in order to obtain the calculation using finite elements. After this, it was defined the contact surfaces, the geometry of the components, the mesh, the restrictions, the real constraints and finally the analysis of the results found before and after the project. After this calculation, the other analysis was established in order to determine the points of concentration stress accurately for the elimination of fails. In order to obtain the calculation, using Finite Elements, by the analytic calculation it was possible to reduce the diameter of the wheel to obtain earn in mass for this type of equipment that uses a high amount of wheels (above 100 wheels), without alteration of the reliability of the parts during the operation.

A crescente evolução das tecnologias de fabricação de circuitos integrados demanda o desenvolvimento de novas ferramentas de CAD. O desenvolvimento tradicional de circuitos digitais a nível físico baseia-se em bibliotecas de células. Estas bibliotecas de células oferecem certa previsibilidade do comportamento elétrico do projeto devido à caracterização prévia das células. Além disto,diferentes versões para cada célula são requeridas de forma que características como atraso e consumo sejam atendidos, aumentando o número de células necessárias em uma bilioteca. A geração automática de leiautes é uma alternativa cada vez mais importante para a geracão baseada em células. Este método implementa transistores e conexões de acordo com padrões que são definidos em algoritmos sem as limitações impostas pelo uso de uma biblioteca de células. A previsibilidade em leiautes gerado automaticamente é oferecida por ferramentas de análise e estimativa. Estas ferramentas devem ser aptas a trabalhar com estimativas do leiaute e gerar informações relativas a atraso, potência e área. Este trabalho inclui a pesquisa de novos métodos de síntese física e a implementação de um gerador automático de leiautes cujas células são geradas no momento da síntese do leiaute. A pesquisa investiga diferentes estratégias de disposição dos componentes (transistores, contatos e conexões) em um leiaute e seus efeitos na ocupação de área e no atraso e de um circuito. A estratégia de leiaute utilizada aplica técnicas de otimização de atraso pela integração com uma técnicas de dimensionamento de transistores. Isto é feito de forma que o método de folding permita diferentes dimensionamentos para os transistores. As principais características da estratégia proposta neste trabalho são: linhas de alimentação entre bandas, roteamento sobre o leiaute (não são utilizados canais de roteamento) e geração de leiautes visando a redução do atraso do circuito pela aplicação da técnica de dimensionamento ao leiaute e redução do comprimento médio das conexões. O fato de permitir a implementação de qualquer combinação de equações lógicas, sem as restrições impostas pelo uso de uma biblioteca de células, permite a síntese de circuitos com uma otimização do número de transistores utilizados. Isto contribui para a diminuição de atrasos e do consumo, especialmente do consumo estático em circuitos submicrônicos. Comparações entre a estratégia proposta e outros métodos conhecidos são apresentadas de forma a validar a proposta apresentada. / The evolution of integrated circuits technologies demands the development of new CAD tools. The traditional development of digital circuits at physical level is based in library of cells. These libraries of cells offer certain predictability of the electrical behavior of the design due to the previous characterization of the cells. Besides, different versions of each cell are required in such a way that delay and power consumption characteristics are taken into account, increasing the number of cells in a library. The automatic full custom layout generation is an alternative each time more important to cell based generation approaches. This strategy implements transistors and connections according patterns defined by algorithms. So, it is possible to implement any logic function avoiding the limitations of the library of cells. Tools of analysis and estimate must offer the predictability in automatic full custom layouts. These tools must be able to work with layout estimates and to generate information related to delay, power consumption and area occupation. This work includes the research of new methods of physical synthesis and the implementation of an automatic layout generation in which the cells are generated at the moment of the layout synthesis. The research investigates different strategies of elements disposition (transistors, contacts and connections) in a layout and their effects in the area occupation and circuit delay. The presented layout strategy applies delay optimization by the integration with a gate sizing technique. This is performed in such a way the folding method allows individual discrete sizing to transistors. The main characteristics of the proposed strategy are: power supply lines between rows, over the layout routing (channel routing is not used), circuit routing performed before layout generation and layout generation targeting delay reduction by the application of the sizing technique. The possibility to implement any logic function, without restrictions imposed by a library of cells, allows the circuit synthesis with optimization in the number of the transistors. This reduction in the number of transistors decreases the delay and power consumption, mainly the static power consumption in submicrometer circuits. Comparisons between the proposed strategy and other well-known methods are presented in such a way the proposed method is validated.

O advento da utilização de circuitos integrados pela sociedade se deu por dois motivos. O primeiro consiste na miniaturização das dimensões dos dispositivos integrados. Essa miniaturização permitiu a construção de dispositivos menores, mais rápidos e que consomem menos frequência. O outro fator é a utilização da metodologia baseada em biblioteca de células. Esta metodologia permite o projeto de um circuito eficiente em um curto espaço de tempo. Com a redução dos dispositivos, novos fatores que eram desconsiderados no fluxo automático passaram a ter importância. Dentre eles podemos citar o consumo estático, a variabilidade, a manufaturabilidade e o envelhecimento. Alguns desses fatores, como o consumo estático e a variabilidade, já estão integrados à metodologia baseada em biblioteca de células. Os efeitos de envelhecimento tem sua degradação aumentada a cada novo processo tecnológico, assim como tem aumentado também a sua importância em relação à confiabilidade do circuito ao longo da sua vida útil. Este trabalho irá explorar estes efeitos de envelhecimento no projeto de circuitos integrados digitais. Dentre as principais contribuições pode-se destacar a definição de um custo de envelhecimento na definição de portas lógicas, que pode ser explorado pelos algoritmos de síntese lógica para obterem um circuito mais confiável. Este custo também pode ser utilizado pelas ferramentas de análise a fim de obter uma estimativa da degradação que o circuito proposto irá sofrer ao longo da sua vida útil. Além disso, é apresentada uma proposta de reordenamento estrutural do arranjo de transistores em portas lógicas, a fim de tratar os efeitos de envelhecimento nos níveis mais iniciais do fluxo. Por fim, uma análise simplificada de características a serem exploradas ao nível de circuito é discutida utilizando o auxílio do projeto de portas lógicas complexas. Os resultados apresentam uma boa e rápida estimativa da degradação das portas lógicas. A reestruturação do arranjo dos transistores tem se apresentado como uma boa alternativa ao projeto de circuitos mais confiáveis. Além disso, a utilização de arranjos mais complexos também é uma excelente alternativa que explora a robustez intrínseca da associação de transistores em série. Além disso, as alternativas propostas podem ser utilizadas em conjunto com técnicas já existentes na literatura. / The increased presence of integrated circuit (IC) in the people’s life has occurred for main two reasons. The first is the aggressive scaling of integrated device dimensions. This miniaturization enabled the construction of smaller, faster and lower power consumption devices. The other factor is the use of a cell based methodology in IC design. This methodology is able to provide efficient circuits in a short time. With the devices scaling, new factors that were usually ignored in micrometer technologies have become relevant in nanometer designs. Among them, it can be mentioned the static consumption, process parameters variability, manufacturability and aging effects. Some of these factors, such as static consumption and variability, are already taken into account by the standard cell design methodology. On the other hand, the degradation caused by aging effects has increased at each new technology node, as well as the importance in relation to the circuit reliability throughout its entire lifetime has also increased. This thesis explores such aging effects in the design of digital IC. The main contributions can be highlighted as the definition of a cost of aging that can be exploited by logic synthesis algorithms to produce a more reliable circuit. This cost can be also used by the analysis tools in order to obtain an estimative of the degradation that specific circuit experiences throughout their lifetime. In addition, a proposal to reorder the transistor structural arrangement of logic gates is presented in order to treat the effects of aging on initial steps in the design flow. Finally, a simplified analysis of the characteristics to be exploited at circuit level is performed exploring details of the design of complex logic gates. The aging cost results have given a good and fast prediction of logic gates degradation. The transistor arrangement restructuring approach is a good alternative to design more reliable circuits. Furthermore, the use of complex arrangements is also an excellent alternative which exploits the intrinsic robustness of series transistors association. Moreover, the discussed approaches can be easily used together with existing techniques in the literature to achieve better results.

FRAGA, Wilton Bezerra de. Estudo do desempenho de acoplador direcional não linear duplo assimétrico de fibras ópticas operando portas lógicas. 2006. 82 f. Dissertação (Mestrado em Física) - Programa de Pós-Graduação em Física, Departamento de Física, Centro de Ciências, Universidade Federal do Ceará, Fortaleza, 2006. / Submitted by Edvander Pires (edvanderpires@gmail.com) on 2015-05-25T22:01:57Z No. of bitstreams: 1 2006_dis_wbfraga.pdf: 1352410 bytes, checksum: c457ff6e820ccb3f66eac0052dfa0e61 (MD5) / Approved for entry into archive by Edvander Pires(edvanderpires@gmail.com) on 2015-05-27T18:56:36Z (GMT) No. of bitstreams: 1 2006_dis_wbfraga.pdf: 1352410 bytes, checksum: c457ff6e820ccb3f66eac0052dfa0e61 (MD5) / Made available in DSpace on 2015-05-27T18:56:36Z (GMT). No. of bitstreams: 1 2006_dis_wbfraga.pdf: 1352410 bytes, checksum: c457ff6e820ccb3f66eac0052dfa0e61 (MD5) Previous issue date: 2006 / We investigate the performance of three different non linear directional assymmetrical fibers couplers that include a profile of self-modulation of increasing and decreasing phase. The asymmetry is associated with the profile of self-modulation of phase of one of the chanels. Initially, we investigate the performance of the considered coupler using ultrashort pulses, type sóliton with 2ps of width and later operating with signal CW. Observing the characteristics of transmission of the device, through the direct chanel and cross chanel, we made a study of the extinction ratio (Xratio) of the devices. The extinction ratio of a switching on-off is the relation among the exit power in the state on and the power of exit in the state off. It was observed that the performance of gates AND, XOR, OR are dependents of the profile of non linearity. In the profile of constant it was not verified that logics AND and XOR present one better performance with the device operating in CW, while logic OR present better with the coupler operating in pulse regime. We conclude that coupler to operate it as logic gate we can control the non-linearity profile to optimize the characteristics of transmission through the extinction ratio. / Nós investigamos o desempenho de três diferentes acopladores direcionais nãolineares duplo assimétrico que incluem um perfil de auto modulação de fase crescente e decrescente. A assimetria está associada ao perfil de auto modulação de fase de um dos canais. Inicialmente, investigamos o desempenho do acoplador proposto utilizando pulsos ultracurtos, tipo sóliton com 2ps de largura e posteriormente operando com sinal CW. Observando as características de transmissão do dispositivo, através do canal direto e cruzado, fizemos um estudo do coeficiente de extinção (Xratio) dos dispositivos. O coeficiente de extinção de um chaveamento on-off é a relação entre a potência de saída no estado on e a potência de saída no estado off . Foi observado que a performance de portas AND, XOR, OR são dependentes do perfil de não linearidade. No perfil de não linearidade constante verificou-se que as lógicas AND e XOR apresentam um melhor desempenho com o dispositivo operando em CW, enquanto a lógica OR mostra-se melhor com o acoplador operando em regime pulsado. Concluímos que para o acoplador operar como porta lógica nós podemos controlar o perfil de não linearidade para otimizar as características de transmissão através do coeficiente de extinção.

This diploma thesis briefly described the basics of soil cultivation, used machines and basic procedures, with regard to the minimization soil processing. The practical part of the thesis observed and described the parameters of two machines used for minimization soil processing and evaluated their effectivity.

A crescente evolução das tecnologias de fabricação de circuitos integrados demanda o desenvolvimento de novas ferramentas de CAD. O desenvolvimento tradicional de circuitos digitais a nível físico baseia-se em bibliotecas de células. Estas bibliotecas de células oferecem certa previsibilidade do comportamento elétrico do projeto devido à caracterização prévia das células. Além disto,diferentes versões para cada célula são requeridas de forma que características como atraso e consumo sejam atendidos, aumentando o número de células necessárias em uma bilioteca. A geração automática de leiautes é uma alternativa cada vez mais importante para a geracão baseada em células. Este método implementa transistores e conexões de acordo com padrões que são definidos em algoritmos sem as limitações impostas pelo uso de uma biblioteca de células. A previsibilidade em leiautes gerado automaticamente é oferecida por ferramentas de análise e estimativa. Estas ferramentas devem ser aptas a trabalhar com estimativas do leiaute e gerar informações relativas a atraso, potência e área. Este trabalho inclui a pesquisa de novos métodos de síntese física e a implementação de um gerador automático de leiautes cujas células são geradas no momento da síntese do leiaute. A pesquisa investiga diferentes estratégias de disposição dos componentes (transistores, contatos e conexões) em um leiaute e seus efeitos na ocupação de área e no atraso e de um circuito. A estratégia de leiaute utilizada aplica técnicas de otimização de atraso pela integração com uma técnicas de dimensionamento de transistores. Isto é feito de forma que o método de folding permita diferentes dimensionamentos para os transistores. As principais características da estratégia proposta neste trabalho são: linhas de alimentação entre bandas, roteamento sobre o leiaute (não são utilizados canais de roteamento) e geração de leiautes visando a redução do atraso do circuito pela aplicação da técnica de dimensionamento ao leiaute e redução do comprimento médio das conexões. O fato de permitir a implementação de qualquer combinação de equações lógicas, sem as restrições impostas pelo uso de uma biblioteca de células, permite a síntese de circuitos com uma otimização do número de transistores utilizados. Isto contribui para a diminuição de atrasos e do consumo, especialmente do consumo estático em circuitos submicrônicos. Comparações entre a estratégia proposta e outros métodos conhecidos são apresentadas de forma a validar a proposta apresentada. / The evolution of integrated circuits technologies demands the development of new CAD tools. The traditional development of digital circuits at physical level is based in library of cells. These libraries of cells offer certain predictability of the electrical behavior of the design due to the previous characterization of the cells. Besides, different versions of each cell are required in such a way that delay and power consumption characteristics are taken into account, increasing the number of cells in a library. The automatic full custom layout generation is an alternative each time more important to cell based generation approaches. This strategy implements transistors and connections according patterns defined by algorithms. So, it is possible to implement any logic function avoiding the limitations of the library of cells. Tools of analysis and estimate must offer the predictability in automatic full custom layouts. These tools must be able to work with layout estimates and to generate information related to delay, power consumption and area occupation. This work includes the research of new methods of physical synthesis and the implementation of an automatic layout generation in which the cells are generated at the moment of the layout synthesis. The research investigates different strategies of elements disposition (transistors, contacts and connections) in a layout and their effects in the area occupation and circuit delay. The presented layout strategy applies delay optimization by the integration with a gate sizing technique. This is performed in such a way the folding method allows individual discrete sizing to transistors. The main characteristics of the proposed strategy are: power supply lines between rows, over the layout routing (channel routing is not used), circuit routing performed before layout generation and layout generation targeting delay reduction by the application of the sizing technique. The possibility to implement any logic function, without restrictions imposed by a library of cells, allows the circuit synthesis with optimization in the number of the transistors. This reduction in the number of transistors decreases the delay and power consumption, mainly the static power consumption in submicrometer circuits. Comparisons between the proposed strategy and other well-known methods are presented in such a way the proposed method is validated.