This thesis deals with a series of quantum computer implementation issues from the Kane 31P in 28Si architecture to Shor’s integer factoring algorithm and beyond. The discussion begins with simulations of the adiabatic Kane CNOT and readout gates, followed by linear nearest neighbor implementations of 5-qubit quantum error correction with and without fast measurement. A linear nearest neighbor circuit implementing Shor’s algorithm is presented, then modified to remove the need for exponentially small rotation gates. Finally, a method of constructing optimal approximations of arbitrary single-qubit fault-tolerant gates is described and applied to the specific case of the remaining rotation gates required by Shor’s algorithm.

La diminution de la taille des transistors actuellement utilisés en microélectronique ainsi que l’augmentation de leurs performances demeure encore au centre de toutes les attentions. Cette thèse propose d’étudier et de fabriquer des transistors à base de nanofils empilés. Cette architecture avec des grilles enrobantes est l’ultime solution pour concentrer toujours plus de courant électrique dans un encombrement minimal. Les simulations ont par ailleurs révélé le potentiel des nanofeuillets de silicium qui permettent à la fois d’optimiser l’espace occupé tout en proposant des performances supérieures aux dispositifs actuels. L’importance de l’ajout de certaines étapes de fabrication a également été soulignée. En ce sens, deux séries d’étapes de fabrication ont été proposées : la première option vise à minimiser le nombre de variations par rapport à ce qui est aujourd’hui en production tandis que la deuxième alternative offre potentiellement de meilleures performances au prix de développements plus importants. Les transistors ainsi fabriqués proposent des performances prometteuses supérieures à ce qui a pu être fabriqué dans le passé notamment grâce à l’introduction de contraintes mécaniques importantes favorables au transport du courant électrique. / The future of the transistors currently used in Microelectronics is still uncertain: shrinking these devices while increasing their performances always remains a challenge. In this thesis, stacked nanowire transistors are studied, fabricated and optimized. This architecture embeds gate all around which is the ultimate solution for concentrating always more current within a smaller device. Simulations have shown that silicon nanosheets provide an optimal utilization of the space with providing increased performances over the other technologies. Crucial process steps have also been identified. Subsequently, two process flows have been suggested for the fabrication of SNWFETs. The first approach consists in minimizing the number of variations from processes already in mass production. The second alternative has potentially better performances but its development is more challenging. Finally, the fabricated transistors have shown improved performances over state-of-the-art especially due to mechanical stress induced for improving electric transport.

O emprego de ferramentas de automação de projetos de circuitos integrados permitiu que projetos complexos atingissem time-to-market e custos de produção factíveis. Neste contexto, o processo de síntese lógica é uma etapa fundamental no fluxo de projeto. O passo independente de tecnologia (parte do processo de síntese lógica, que é realizada sem considerar características físicas) é tradicionalmente realizado sobre equações. O desenvolvimento de novos algoritmos de otimização multi-nível recentemente migrou para o emprego de And-Inverter Graphs (AIGs). O número de nodos e a altura de um grafo apresentam melhor correlação com os resultados em área e atraso de um circuito, se comparados com as características de outras formas de representação. Neste trabalho, um algoritmo de síntese lógica independente de tecnologia, que funciona sobre uma estrutura de AIGs, é proposto. Uma nova abordagem para a construção de AIGs, baseada no novo paradigma de síntese chamado de composição funcional, é apresentado. Esta abordagem consiste em construir o AIG final através da associação de AIGs mais simples, em uma abordagem bottom-up. Durante a construção do grafo, o método controla as características dos grafos intermediários e finais, a partir da aplicação de uma função de custo, como forma de avaliação da qualidade desses AIGs. O objetivo é a minimização do número de nodos e da altura do AIG final. Este algoritmo de síntese lógica multi-objetivo apresenta características interessantes e vantagens quando comparado com abordagens tradicionais. Além disso, este trabalho apresenta a síntese de funções com múltiplas saídas em AIGs, o que melhora a característica de compartilhamento de estruturas, melhorando o circuito resultante. Resultados mostraram a melhora em torno de 5% em número de nodos, quando comparados com os resultados obtidos com a ferramenta ABC. / The use of design automation tools has allowed complex projects to reach feasible time-to-market and cost parameters. In this context, logic synthesis is a critical procedure in the design flow. The technology independent step (part of the logic synthesis which is performed regardless any physical property) is traditionally performed over equations. The development of new multi-level optimization algorithms has recently shifted towards the use of And-Inverter-Graphs (AIGs). The number of nodes and the graphs depth in AIGs present better correlation with resulting circuit area and delay than any characteristic of other representations. In this work, a technology independent synthesis algorithm that works on top of an AIG data structure is proposed. A novel approach for AIG construction, based on a new synthesis paradigm called functional composition, is introduced. This approach consists in building the final AIG by associating simpler AIGs, in a bottom-up approach. The method controls, during the graphs construction, the characteristics of final and intermediate graphs by applying a cost function as a way to evaluate the quality of those AIGs. The goal is to minimize the number of nodes and the depth of the final AIG. This multi-objective synthesis algorithm has presented interesting features and advantages when compared to traditional approaches. Moreover, this work presents a method for AIGs construction for multiple output functions, which enhances structural sharing, improving the resulting circuit. Results have shown an improvement of around 5% in number of nodes when compared to ABC tool.

Title: Analysis of techniques in wild water kayaking during competitions in wild water slalom Objectives: 1. To analyze race runs of the best world kayakers in top competitions in wild water slalom in frequency of use of individual types of strokes and technics of passing through upstream and downstream gates 2. Determine the percentage of using forwards and driving strokes in competition runs of best world kayakers Methods: Observationally descriptive study based on organized, non-behavioral observation of a targeted sample of the population of athletes, specifically a group of top kayakers. Sequence video analysis in the Darthfish computer program, based on the recording of predefined technical elements that appear in the competition runs of the best world kayakers. The observation was done by one professional expert by intra-observating method. The data was processed in the Microsoft Excel computer program using basic statistics. The individual outputs were described in details. Results: Top world kayakers are mostly using sweep technique when passing through the upstream gates in competitions There is a high share of forwards strokes against driving strokes in competition runs of top world kayakers Key words: wild water slalom, technique, tactics, competition, passing gates, video analysis

MENEZES, José Wally Mendonça. Implementação de porta lógicas ópticas com acoplador direcional não linear triplo planar simétrico de fíbras ópticas. 2006. 111 f. Dissertação (Mestrado em Física) - Programa de Pós-Graduação em Física, Departamento de Física, Centro de Ciências, Universidade Federal do Ceará, Fortaleza, 2006. / Submitted by Edvander Pires (edvanderpires@gmail.com) on 2015-05-25T22:18:49Z No. of bitstreams: 1 2006_dis_jwmmenezes.pdf: 2170108 bytes, checksum: 0615686d0a317fa8d05e85006ca06e1b (MD5) / Approved for entry into archive by Edvander Pires(edvanderpires@gmail.com) on 2015-05-27T18:52:06Z (GMT) No. of bitstreams: 1 2006_dis_jwmmenezes.pdf: 2170108 bytes, checksum: 0615686d0a317fa8d05e85006ca06e1b (MD5) / Made available in DSpace on 2015-05-27T18:52:06Z (GMT). No. of bitstreams: 1 2006_dis_jwmmenezes.pdf: 2170108 bytes, checksum: 0615686d0a317fa8d05e85006ca06e1b (MD5) Previous issue date: 2006 / In this work, optical logical gates are proposed starting from the use of a symmetric three-core nonlinear directional coupler (NLDC) of fiber optic and with one of the guides operating as control. For such end, we obtain the characteristics of transmission of the coupler and, soon afterwards, we made an analysis of the extinction ratio and of the compression factor. Initially, we investigated the acting of the proposed coupler operating in the regime CW and later using ultra short pulses, type sóliton with 2ps of width. With the model proposed for the device, we got to execute logical gates AND, NAND, OR, XOR and NOT for a group of applied phases to the control pulse. The logical gates generated with the device operating with signs CW, they came more efficient than the same gates generated with soliton pulses. / Neste trabalho, portas lógicas ópticas são propostas a partir da utilização de um acoplador direcional não linear (NLDC) triplo planar simétrico de fibra óptica e com um dos guias operando como controle. Para tal fim, obtemos as características de transmissão do acoplador e, em seguida, fizemos uma análise do coeficiente de extinção e do fator de compressão. Inicialmente, investigamos o desempenho do acoplador proposto operando no regime CW e posteriormente utilizando pulsos ultracurtos, tipo sóliton com 2ps de largura. Com o modelo proposto para o dispositivo, conseguimos efetivar portas lógicas AND, NAND, OR, XOR e NOT para um conjunto de fases aplicadas ao pulso de controle. As portas lógicas geradas com o dispositivo operando com sinais CW, apresentaram-se mais eficientes que as mesmas portas geradas com sinais pulsados.

Aborda-se, nesse trabalho, o fenômeno de envelhecimento de transistores MOS por bias temperature instability (BTI), relevante fator de degradação da confiabilidade e de redução do tempo de vida de circuitos integrados CMOS. Uma nova modelagem matemática determinística para BTI é introduzida, proporcionando, rapidamente, informação acerca do desvio na tensão de limiar de um transistor em decorrência da ação de BTI. O modelo é, então, implementado em uma ferramenta comercial SPICE, com o intuito de se verificarem, através de simulações transientes, os efeitos de BTI em circuitos CMOS; nesse sentido, a abordagem determinística representa um enorme avanço em relação à modelagem estocástica tradicional, que, muitas vezes, não pode ser aplicada em simulações transientes de circuitos complexos, devido ao seu vultoso custo computacional. O fenômeno de alargamento de pulso induzido pela propagação (PIPB) de single event transients (SETs), verificado experimentalmente na literatura, é estudado e tido como resultado da ação de BTI nas bordas de subida e descida do pulso transiente. À vista disso, simula-se a propagação de um pulso SET injetado na entrada de uma cadeia de 10000 inversores lógicos de tecnologia PTM bulk 90nm, verificando a dependência do alargamento de pulso com a tensão de alimentação, com o tempo de estresse DC anterior à aplicação do pulso e com a frequência do sinal de entrada. O aumento do atraso de portas lógicas em decorrência da ação de bias temperature instability é abordado, também, através da simulação da aplicação de um pulso nas entradas de uma porta NAND, medindo-se a variação do tempo de atraso de propagação devido à inserção da modelagem matemática para BTI. Utiliza-se novamente o modelo de transistores PTM bulk 90nm, e apuram-se os efeitos da variação da tensão de alimentação e do tempo de estresse DC no tempo de atraso de propagação. Por fim, as disparidades na variação do atraso para as bordas de subida e descida de pulsos lógicos de nível alto-baixo-alto (“101”) e baixo-alto-baixo (“010”) são verificadas, sendo explicadas em termos do diferente impacto de BTI para os períodos de estresse e de relaxação e, também, para transistores PMOS e NMOS. / This work addresses the aging of MOS transistors by bias temperature instability (BTI), which is a key factor to the degradation of the reliability and of the lifetime of CMOS integrated circuits. A novel deterministic mathematical model is presented, providing fast information about the impact of BTI in the transistors threshold voltage shifts. The model is implemented in a commercial SPICE tool, in order to verify the effects of BTI in CMOS circuits through transient simulations; in this sense, the deterministic approach represents a great advance compared to the traditional stochastic modelling, that may result in prohibitively long transient simulations for complex circuits, due to its huge computation cost. The phenomenon of propagation induced pulse broadening (PIPB) of single event transients (SETs), verified experimentally in the literature, is studied and understood as the result of the BTI effect on the rising and falling edges of the transient pulse. Therefore, the propagation of a SET injected in the input of a 10,000-inverters chain is simulated, using the PTM bulk 90nm technology model, verifying the dependence of the pulse broadening on the supply voltage, on the DC stress time previous to the application of the pulse and on the input signal frequency. The increase of the propagation delay of logic gates due the action of bias temperature instability is also studied through the simulation of the injection of a pulse in the inputs of a NAND gate, and the variation of the propagation delay time due to the BTI effect is evaluated. The PTM bulk 90nm model is used once again, and the outcome of variations on the supply voltage and on the DC stress time on the propagation delay is measured. Finally, the disparities on the delay variation for the rising and falling edges of high-low-high (“101”) and low-high-low (“010”) input logic pulses are verified, and they are explained as the result of the different impact of BTI for the stress and recovery periods and also for PMOS and NMOS transistors.

O emprego de ferramentas de automação de projetos de circuitos integrados permitiu que projetos complexos atingissem time-to-market e custos de produção factíveis. Neste contexto, o processo de síntese lógica é uma etapa fundamental no fluxo de projeto. O passo independente de tecnologia (parte do processo de síntese lógica, que é realizada sem considerar características físicas) é tradicionalmente realizado sobre equações. O desenvolvimento de novos algoritmos de otimização multi-nível recentemente migrou para o emprego de And-Inverter Graphs (AIGs). O número de nodos e a altura de um grafo apresentam melhor correlação com os resultados em área e atraso de um circuito, se comparados com as características de outras formas de representação. Neste trabalho, um algoritmo de síntese lógica independente de tecnologia, que funciona sobre uma estrutura de AIGs, é proposto. Uma nova abordagem para a construção de AIGs, baseada no novo paradigma de síntese chamado de composição funcional, é apresentado. Esta abordagem consiste em construir o AIG final através da associação de AIGs mais simples, em uma abordagem bottom-up. Durante a construção do grafo, o método controla as características dos grafos intermediários e finais, a partir da aplicação de uma função de custo, como forma de avaliação da qualidade desses AIGs. O objetivo é a minimização do número de nodos e da altura do AIG final. Este algoritmo de síntese lógica multi-objetivo apresenta características interessantes e vantagens quando comparado com abordagens tradicionais. Além disso, este trabalho apresenta a síntese de funções com múltiplas saídas em AIGs, o que melhora a característica de compartilhamento de estruturas, melhorando o circuito resultante. Resultados mostraram a melhora em torno de 5% em número de nodos, quando comparados com os resultados obtidos com a ferramenta ABC. / The use of design automation tools has allowed complex projects to reach feasible time-to-market and cost parameters. In this context, logic synthesis is a critical procedure in the design flow. The technology independent step (part of the logic synthesis which is performed regardless any physical property) is traditionally performed over equations. The development of new multi-level optimization algorithms has recently shifted towards the use of And-Inverter-Graphs (AIGs). The number of nodes and the graphs depth in AIGs present better correlation with resulting circuit area and delay than any characteristic of other representations. In this work, a technology independent synthesis algorithm that works on top of an AIG data structure is proposed. A novel approach for AIG construction, based on a new synthesis paradigm called functional composition, is introduced. This approach consists in building the final AIG by associating simpler AIGs, in a bottom-up approach. The method controls, during the graphs construction, the characteristics of final and intermediate graphs by applying a cost function as a way to evaluate the quality of those AIGs. The goal is to minimize the number of nodes and the depth of the final AIG. This multi-objective synthesis algorithm has presented interesting features and advantages when compared to traditional approaches. Moreover, this work presents a method for AIGs construction for multiple output functions, which enhances structural sharing, improving the resulting circuit. Results have shown an improvement of around 5% in number of nodes when compared to ABC tool.

Made available in DSpace on 2016-06-02T19:51:27Z (GMT). No. of bitstreams: 1 DissMMS.pdf: 4127828 bytes, checksum: 4eaf19a5e50c0ead0c03d7a1f4b7b5c4 (MD5) Previous issue date: 2003-04-25 / The companies inserted in the current dynamic context have discovered different ways to accomplish their activities and manage their processes. Regarding to NPD (New Product Development) process, it is possible to observe the adoption by companies of practices that enable better performance, efficient results and the continuous improvement of the process. The Stage-gates systematic can be considered as an example of these practices. This systematic divides the NPD in Stages interchanged by review and decision points, named gates. The gates goals are to evaluate accomplished activities, of which scope must be aligned to business strategy, and to decide if the condition of the process is to continue, to be postponed, to be recycled or even to be cancelled. Moreover, this systematic allows to structure moments to analyze the NPD process performance and manage continuous improvement, factors linked to creation and improvement of NPD process competences, that is, to learning organizational competences. The purpose of this work is to list the existing and explicit activities in the context of product development projects, and to discuss their association to the elements of the Declarative Knowledge of Organizational Learning. The research method was the case study, with characteristics of qualitative and descriptive analysis. The case was conducted in a Brazilian business unit of a multinational automotive company, through visits in order to follow some meetings and to interview people involved in the studied projects. The results of this work are the description and analysis of existing activities in NDP process that can be associated to the elements of Declarative Knowledge of Organizational Learning in the cross-team and within-team learning environment. Many practices, in the studied company, are almost ready to be used as learning activities addressed by Declarative Knowledge elements such as registering, reviewing, relating, keeping and sharing. These elements are presented in the company, especially in technical activities, but it is a matter of conscience to use them as improvement opportunities during the development process management. / As empresas inseridas no contexto dinâmico atual têm buscado maneiras diferenciadas para realizar suas atividades e gerenciar seus processos. Com relação ao processo de desenvolvimento de produtos (PDP), observa-se que as empresas estão adotando práticas que permitam desempenhos superiores, resultados eficientes e a melhoria contínua do processo. A sistemática de Stage-gates pode ser considerada um exemplo dessas práticas. Essa sistemática divide o PDP em fases intercaladas por pontos de revisão e decisão, denominados gates. Os objetivos do gates são avaliar as atividades realizadas, cujo escopo deve estar alinhado com a estratégia de negócios da empresa, e decidir se o processo tem condições de continuar, ser adiado, reprogramado ou mesmo cancelado. Além disso, essa sistemática permite estruturar momentos para analisar o desempenho do processo e buscar a melhoria contínua, fatores atrelados ao aspecto da criação e melhoria das capacidades do PDP, ou seja, à capacidade de aprender da empresa. Este trabalho tem como objetivos elencar as práticas existentes no contexto de projetos de desenvolvimento de produtos e discutir a associação dessas práticas aos elementos do Conhecimento Declarativo da Aprendizagem Organizacional. O método de pesquisa adotado foi o estudo de caso, com características de análises qualitativas e descritivas. O caso foi conduzido em uma unidade de negócios brasileira de uma empresa multinacional do setor automotivo, por meio de visitas para acompanhar algumas reuniões de projetos e entrevistar pessoas envolvidas no desenvolvimento de produto. Os resultados deste trabalho são a descrição e análise das práticas já existentes no PDP e que estão associadas aos elementos do Conhecimento Declarativo da Aprendizagem Organizacional nos ambientes intra e interequipe. Muitas práticas, na empresa estudada, estão quase prontas para serem usadas como atividades de aprendizagem direcionadas pelos elementos do Conhecimento Declarativo, tais como documentar, revisar, relacionar, armazenar e compartilhar. Estes elementos estão presentes na empresa, particularmente em atividades técnicas, mas, é uma questão de conscientização, utilizá-los como oportunidades de melhoria durante a gestão do PDP.

Aborda-se, nesse trabalho, o fenômeno de envelhecimento de transistores MOS por bias temperature instability (BTI), relevante fator de degradação da confiabilidade e de redução do tempo de vida de circuitos integrados CMOS. Uma nova modelagem matemática determinística para BTI é introduzida, proporcionando, rapidamente, informação acerca do desvio na tensão de limiar de um transistor em decorrência da ação de BTI. O modelo é, então, implementado em uma ferramenta comercial SPICE, com o intuito de se verificarem, através de simulações transientes, os efeitos de BTI em circuitos CMOS; nesse sentido, a abordagem determinística representa um enorme avanço em relação à modelagem estocástica tradicional, que, muitas vezes, não pode ser aplicada em simulações transientes de circuitos complexos, devido ao seu vultoso custo computacional. O fenômeno de alargamento de pulso induzido pela propagação (PIPB) de single event transients (SETs), verificado experimentalmente na literatura, é estudado e tido como resultado da ação de BTI nas bordas de subida e descida do pulso transiente. À vista disso, simula-se a propagação de um pulso SET injetado na entrada de uma cadeia de 10000 inversores lógicos de tecnologia PTM bulk 90nm, verificando a dependência do alargamento de pulso com a tensão de alimentação, com o tempo de estresse DC anterior à aplicação do pulso e com a frequência do sinal de entrada. O aumento do atraso de portas lógicas em decorrência da ação de bias temperature instability é abordado, também, através da simulação da aplicação de um pulso nas entradas de uma porta NAND, medindo-se a variação do tempo de atraso de propagação devido à inserção da modelagem matemática para BTI. Utiliza-se novamente o modelo de transistores PTM bulk 90nm, e apuram-se os efeitos da variação da tensão de alimentação e do tempo de estresse DC no tempo de atraso de propagação. Por fim, as disparidades na variação do atraso para as bordas de subida e descida de pulsos lógicos de nível alto-baixo-alto (“101”) e baixo-alto-baixo (“010”) são verificadas, sendo explicadas em termos do diferente impacto de BTI para os períodos de estresse e de relaxação e, também, para transistores PMOS e NMOS. / This work addresses the aging of MOS transistors by bias temperature instability (BTI), which is a key factor to the degradation of the reliability and of the lifetime of CMOS integrated circuits. A novel deterministic mathematical model is presented, providing fast information about the impact of BTI in the transistors threshold voltage shifts. The model is implemented in a commercial SPICE tool, in order to verify the effects of BTI in CMOS circuits through transient simulations; in this sense, the deterministic approach represents a great advance compared to the traditional stochastic modelling, that may result in prohibitively long transient simulations for complex circuits, due to its huge computation cost. The phenomenon of propagation induced pulse broadening (PIPB) of single event transients (SETs), verified experimentally in the literature, is studied and understood as the result of the BTI effect on the rising and falling edges of the transient pulse. Therefore, the propagation of a SET injected in the input of a 10,000-inverters chain is simulated, using the PTM bulk 90nm technology model, verifying the dependence of the pulse broadening on the supply voltage, on the DC stress time previous to the application of the pulse and on the input signal frequency. The increase of the propagation delay of logic gates due the action of bias temperature instability is also studied through the simulation of the injection of a pulse in the inputs of a NAND gate, and the variation of the propagation delay time due to the BTI effect is evaluated. The PTM bulk 90nm model is used once again, and the outcome of variations on the supply voltage and on the DC stress time on the propagation delay is measured. Finally, the disparities on the delay variation for the rising and falling edges of high-low-high (“101”) and low-high-low (“010”) input logic pulses are verified, and they are explained as the result of the different impact of BTI for the stress and recovery periods and also for PMOS and NMOS transistors.

Nessa dissertação, abordamos o problema de dois qubits interagindo com campos externos e entre si controladamente, de acordo com um Hamiltoniano considerado realista para implementação da porta lógica quântica XOR. Introduzimos acoplamentos entre as observáveis do sistema de dois qubits e um banho de osciladores harmônicos a fim de tratarmos o problema da dissipação e da decoerência. Primeiramente nós consideramos o limite no qual a decoerência é mais rápida que qualquer processo gerado pelo Hamiltoniano do sistema. Prosseguimos então, através do método numérico conhecido como Integrador Unitário, com o estudo da matriz densidade do sistema durante a operação da porta lógica quântica sem incluir, inicialmente, o acoplamento com o banho de osciladores harmônicos. Finalmente, implementamos o método numérico conhecido como Propagador quase adiabático para estudar a decoerência e a dissipação durante a operação da porta lógica quântica XOR, a fim de analisarmos os aspectos perturbativos do sistema quântico de dois qubits. / In this dissertation, we approach the problem of two qubits interading with themselves and with externa1 fields in a controlled way, according to a Hamiltonian considered realistic to implement the XOR quantum gate. We introduce couplings between the observables of the two-qubits system and of a bath of harmonic oscillators, to treat the problems of dissipation and decoherence. Preliminarly, we consider the limit in which decoherence is faster than any process dictated by the Hamiltonian evolution of the system. Then, through a unitary-integrator numerical method, we proceed with the study of the evolution of the density matrix of the system during the operation of the logical quantum gate, initially, without the coupling with the bath of harmonic oscillators. Finally, we use the quasiadiabatic path integral method to study the dissipation and decoherence during the logical operation, through the inclusion of the bath.