<p>This thesis explores the ability of the proprietary Texas Instruments embedded 16 bits RISC microprocessor, NanoRisc, to process common lossless compression algorithms, and propose extensions in order to increase its performance on this task. In order to measure performance of the NanoRisc microprocessor, the existing software tool chain was enhanced for profiling and simulating the improvements, and three fundamentally different adaptive data compression algorithms with different supporting data structures were implemented in the NanoRisc assembly language. On the background of profiling results, some enhancements were proposed. The new enhancements improved throughput of the three implemented algorithms by between 18% and 103%, and the code sizes decreased between 6% and 31%. The bit field instructions also reduced RAM access by up to 53%. The enhancements were implemented in the NanoRisc VHDL model and synthesized. Synthesis reports showed an increase in gate count of 30%, but the whole NanoRisc core is still below 7k gates. Power consumption per MIPS increased by 7%, however reduced clock cycle count and memory access decreased the net power consumption of all tested algorithms. It is also shown that data compression with the NanoRisc prior to transmission in a low power RF transceiver may increase battery lifetime 4 times. Future work should include a comprehensive study of the effect of the proposed enhancements to more common applications for the NanoRisc microprocessor.</p>

<p>A 90nm CMOS technology has been characterized on the basis of IV and CV measurements. This was feasible by means of a state of the art probe station and measurement instrumentation, capable of measuring current and capacitance in the low fA and fF area respectively. From IV results it was found that the static power consumption is an increasing challenge as the technology is scaled down. The IV measurements also showed the impact from small-channel effects, which was not as prominent as expected. Investigation of literature has resulted in a methodology for accomplishing accurate CV measurements on thin-oxide transistors. By using extraction methods on the capacitance measured, key parameters have been obtained for the CMOS technology. Some of the extracted results suffer however from the choice of test setup.</p>

<p>Power consumption becomes more important as more devices becomes embedded or battery dependant. Multipliers are generally complex circuits, consuming a lot of energy. This thesis uses Sand's multiplier generator, made for his master thesis, as a basis. It uses tree structures to perform the multiplication, but does not take power consumption into account when generating a multiplier. By adding power optimization to the generator, multipliers with low energy consumption could be made automatically. This thesis adds different reduction tree algorithms (Wallace, Dadda and Reduced Area) to the program, and an optimal algorithm might be found. After the multiplier tree generation, an optimization step is performed, trying to exploit the delay and activity characteristics of the generated multiplier. A simplified version of Oskuii's algorithm is used. To be able to compare the different algorithms with each other, a pre-layout power estimation routine was implemented. The estimator is also used by the post-generation optimization. Since accuracy is important in an estimator, the delay through a multiplier was also investigated. Taking the previous mentioned steps into account, we are able to get a 10% decrease in overall power reduction in a 0,18/0,15um CMOS technology, reported by "IC Compiler". Delay characteristics of a multiplier is also supplied, and can be used by other power estimators. This thesis shows how to achieve less power consumption in multipliers. It also shows that the delay model is important for estimation purposes, and how an estimator is used to optimize a multiplier. The findings in this thesis can be used as is, or be used as a basis for further study.</p>

<p>Denne rapporten bygger på arbeidet som er gjort i forbindelse med en FPGA plattform for AHEAD prosjektet. Teori og arbeid i rapporten er bygd rundt den valgte FPGA utviklingsplattformen Suzaku-S. Rapporten begynner med litt beskrivelse av AHEAD og systemet, samt en motivasjon med forklaring av hva dette kan brukes til. Videre går en inn på litt teori om hvilke krav som stilles til slike systemer og hvilke av kravene som er tilfredsstilt ved valget av den nevnte utviklingsplattform. Rapporten inneholder videre en dokumentasjon på arbeidet som er utført og en forklaring på hvordan den ferdige versjon 1 av AHEAD plattformen virker. Resultatet er altså en ferdig FPGA-plattform uten ekstern mikroprosessor, der en heller valgte å bruke FPGAens interne prosessor. Plattformen inngår i en verktøykjede som inneholder utviklings-PC, FPGA-plattform og http-server. Mikroprosessoren i FPGAen kjører en tilpasset uClinux som operativsystem. uClinux er tilpasset spesielt denne prosessoren og dette systemet, og er kompilert på utviklings-PCen. FPGA-plattformen som er implementert er en html/script-basert AHEAD-server. Det vil si at plattformen bruker html kode og en webserver som grensesnitt, samt linker til script for å lage funksjonalitet på plattformen som kan styres eksternt. Den endelige FPGA-plattformen implementerer en dynamisk rekonfigurering styrt eksternt, med to forskjellige maskinvare konfigurasjoner. Resultatet av en aritmetisk operasjon er vist i et webservet grensesnitt, der en kan velge å laste ned en adderende maskinvarekonfigurasjon, og en subtraherende maskinvarekonfigurasjon. Resultatet av operasjonen er da selvfølgelig avhengig av hvilken maskinvarekonstruksjon som er lastet ned til FPGAen. En del av dokumentasjonen i rapporten er direkte skrevet for eventuelt videre arbeid med akkurat denne utviklingsplattform og de designverktøy som er brukt. Det er gitt forslag til hva det kan være lurt å jobbe videre med, og hvilke oppgaver som må prioriteres for å komme nærmere et ferdig AHEAD system. Til slutt er det gitt en konklusjon av arbeidet og hvordan fremdriften har vært.</p>

<p>Sammendrag</p>

<p>Oppgaven har gått ut på å lage en high-end delta-sigma DA-konverter for FPGA. Prinsippet for en slik DA-konverter er at det analoge utgangssignalet genereres ved å lavpassfiltrere et 1-bit digitalt utgangssignal fra FPGA-kretsen. For å oppnå ønsket signalkvalitet ved den 1-bit representasjonen, krever dette at det benyttes oversampling og støyforming ved hjelp av en delta-sigma-modulator. I det 1-bit utgangssignalet er benyttet pulsbredde-modulasjon (PWM), som er gunstig med tanke på de ikke-ideelle egenskaper på utgangen av FPGA-kretsen og i det analoge lavpassfilteret. På bakgrunn av oppgavebeskrivelsen ble det satt som mål at DA-konvertern skal kunne oppnå THD+N bedre enn -100 dB, samt kunne benyttes med en samplerate på 44.1 kHz som tilsvarer CD-lyd. DA-konverteren er realisert i verilog. Simuleringer viser at denne vil kunne oppnå en THD+N på -98 dB, som nok kan anses som high end, mens DA-konverteren bare vil kunne benyttes med en samplefrekvens på rundt 20 kHz, som ikke kvalifiserer til denne betegnelsen. Målene i oppgavebeskrivelsen er altså bare delvis oppfylt.</p>

<p>Rapporten er skrevet fordi AHEAD prosjektet ser behovet for et ADL til automatisk plassering av HW moduler og SW moduler innad på en FPGA. AHEAD er en videretuvikling av Amibesense, men inneholder ingen generell prosessor, men kun en FPGA i sin basestasjon. AADL skal i stor grad ha den samme funksjonalitet i AHEAD som et ADL har for SW. Dette vil si at AADL skal beskrive en arkitektur av HW moduler og SW program sammen, heretter kalt system. Et problem med dette er at det ikke finnes noen ADL’er for HW og dette må derfor utvikles. ADL-språkene har et innebygd problem; En spesifikasjon kan aldri bli bedre enn den tid og kostnad som er lagt ned i spesifikajsonen. Rapide er det språket som i dag eksistere som er nærmest den funksjonalitet som er ønsket i AADL. Rapide er ikke et rent ADL, men kan også brukes til simulering og verifisering på oppførselsnivå. Kompilatoren til AADL trenger ikke å ha fri grammatikk og semantikk. Nøkkelord og topp-ned kompilasjon er derfor å foretrekke. FPGA-verktøyene som eksisterer i dag støtter dynamisk rekonfigurering. Men de setter krav til klokke, benytter buss makroer og at man bruker det verktøy som Xilinx har utviklet. AADL setter krav til AHEAD-arkitekturen, designeren og modulene som skal benyttes. Kravene AADL setter er en samling av HW og SW sine funksjonelle krav til AHEAD. Alle filer som blir brukt i AHEAD må være eksekverbare uten behov for mer behandling. Grensesnittet AADL legger opp til er ICA, som krever at modulene tilegenet AHEAD er designet for dette grensesnittet. Kommunikasjonsprotokollene til AHEAD må være ferdig definert til bruk i AADL da det valgte abstraksjonsnivået krever dette. Definisjonen av en kommunikasjonsprotokoll må skje utenfor AADL. Antall grensesnitt og kommunikasjonsprotokoller en modul har vil ikke ha noen innvirkning for hvordan AHEAD tolker AADL koden. Målet er at AADL koden holdes enkel med få innebygde funksjoner og med et topp-ned komiplator for øyet.</p>

<p>Tradisjonelt oppleves kollektivtjenester som et dårligere alternativ til å kjøre egen bil. Miljøargumenter hjelper heller ikke spesielt med å få folk til å kjøre mer kollektivt. For å få folk til å sette igjen bilen hjemme må kollektivtransport være like enkelt å bruke som egen bil, helst enklere. Det finnes en rekke tiltak for å oppnå dette, noen av disse er å redusere pris, øke antall ruter, øke antall avganger, redusere forsinkelser ved hjelp av lyskryssprioritering eller dedikerte kollektivspor og lignende. En annen strategi for å gjøre tjenester mer kundevennlige er å øke kvaliteten på de tjenester som allerede leveres. Den antatt mest virkningsfulle modellen er å redusere virkningen av ruteforsinkelser. Dette kan gjøres ved å gi bedre informasjon til kollektivkunder om slike forhold slik at kunde slipper å vente i spenning på om bussen kommer snart. Med slik informasjon kan en eventuell forsinkelse utnyttes til noe positivt i stedet, som å kjøpe den avisen du vil ha men som du er usikker på om du rekker å kjøpe. I dette prosjektet har vi evaluert forskjellig løsninger for å bedre informasjonskvalitet til kollektivkunder. Vi har sett på forskjellige måter å spore kollektivvogner ved hjelp av sanntid og nær sanntids systemer slik at forsinkelse kan beregnes. Dette inkluderer både teknologier for å posisjonere vogner samt kommunisere slik informasjon til sentral Vi er også godt i gang med utvikling et prototypsystem for beregning av ruteforsinkelser samt for presentasjon av slik informasjon til sluttbruker. Systemet tar unøyaktig posisjonsdata fra vogner hvis tilgjengelig, filtrerer dette og estimerer etter beste evne reell posisjon. Deretter benyttes forskjellige løsninger, bl.a. metoder basert historisk data, for å beregne framtidig forløp slik at sluttbruker kan få et godt estimat for ankomsttid for sin holdeplass. Som et ledd i å evaluere og teste teknologier og system er det brukt mye tid på å utvikle en simulator, med tilhørende modeller, for å simulere typisk kollektivtrafikk. Simulatoren kan simulere både kontinuerlige og diskrete problemer og er utviklet spesielt for å takle problemer som krever mange ”tilpassninger” i form av utstrakt bruk av programkode i modellbeskrivelse som mange andre ferdige løsninger mangler. I dette prosjektarbeidet har GSM posisjonering markert seg som en veldig aktuell teknologi for bruk i forsinkelsessystem. Teknologien er rimelig og foreløpige resultater fra simulering viser at tekologi har tilstrekkelig nøyaktighet til å gi gode ankomstsestimater. Manuell posisjonering vha. WAP og GPRS er også en veldig spennende løsning. Her posisjonerer bussjåfør selv bussen vha en mobiltelefon når estimert posisjon fra forsinkelsessystem avviker men en viss margin fra virkelig posisjon.</p>

<p>I denne masteroppgaven er det blitt designet en RSA-modul for forskningsprosjektet AHEAD. Dette er en modul som gjennomfører en kryptografialgoritme. RSA-modulen omformer klartekst til chiffertekst, (kryptering), og tilbake igjen til klartekst (dekryptering). Dette gjøres ved å lage en krets som utfører modulær eksponering. Kretsrealiseringen av RSA-algoritmen er gjort ved å benytte venstre til høyre binær metoden og Blakleys algoritme. Simulering med 128 bitskryptering gir korrekt oppførsel. Det er blitt testet med to meldinger som er blitt kryptert og dekryptert igjen. Syntese med 128 bitskryptering bruker 13% av slicene på Spartan 3 FPGA'en med en frekvens på 59Mhz. Ved syntese med 256 og 512 bitskryptering øker antall slicer lineært, mens frekvensen synker. Det prøvd er å tilpasse krypteringsmodulen til utviklingskortet som benyttes innen AHEAD. Arbeidet med utviklingsverktøyene har vært tidkrevende, spesielt har det vært problemer med å laste ned ny bit-fil på kortet. Det har derfor ikke blitt tid til å ferdigstille dette arbeidet. I slutten av denne rapporten er det skissert hvordan dette kan løses, med registertilkoblinger og beskrivelse av programvarens oppgaver på utviklingskortet.</p>

<p>En studie av ulike retention latch kretstopologier er foretatt og egenskaper til både statiske og dynamiske løsninger er vurdert. Retention egenskapen til en latch beskriver dens mulighet for å settes i et søvnmodus samtidig som latchens lagrede verdi beholdes og gjenopprettes idet søvnmodus avsluttes. Målsetningen for design av en retention latch er å oppnå en søvnmodus som er mest mulig energi effektiv. Det best egna for oppgavens mål med å levere god ytelse for 50ms- 2s søvn perioder ble å bruke en form for statisk retention latch. Dette skyldes at dynamiske retention latch kretser vil ha en maksimal retention tid avhengig av lekkasjestrøm og lagrings kapasitansen til kretsen. For å oppnå 2s maksimal retention tid kreves upraktisk store kapasitans verdier til lagringsnoden eller eventuelt må et oppfriskning system implementeres. Tre ulike løsninger basert på statisk retention er designet, simulert og implementert som 90nm standardceller. Disse er Balloon basert på klassisk balloon retention latch. Tykk gate løsning med tykk gate transistorer i retention del av latchen. Til sist krysskobla inverter som baserer seg på at søvntransistor har stor nok lekkasjestrøm til at de krysskobla inverterne i latchen beholder sin verdi. Totalt sett oppnår krysskobla inverter kretsen de beste resultatene både med tanke på lekkasjestrøm i aktiv modus, areal og det at den ikke behøver ekstra kontrollsignaler for å styre inngang og utgang av søvnmodus. Det som allikevel kan tale mot å bruke krysskobla inverter krets er at med global søvntransistor kan det by på problemer å sørge for at hver enkelt celle har stor nok lekkasjestrøm til å fungere normalt. Dersom dette viser seg å være et stort problem til et bestemt bruk av kretsen vil tykk gate latchen være det nest beste alternativet. Tykk gate er ikke avhengig av en bestemt lekkasjestrøm, men den må ha to kontrollsignaler for å styre inngang og utgang fra søvnmodus. Muligheter for optimalisering av kretsenes areal og lekkasjestrømmer gjenstår, og metoder for å gjøre dette er foreslått.</p>