<p>Fagområdet RF MEMS er i rask utvikling og det finnes et utall forskjellige patenter innen dette området. Denne oppgaven fokuserer på en type nemlig radial contour mode diskresonator med sikte på å bruke den i SMiDA prosjektet Mer spesifikt går oppgaven ut på å teste forskjellige diskparametre for å finne ut hvilken som er best egnet. Noe konkret svar på dette finnes ikke, men det kan være interessant å bruke 2.mode til en disk på 16μm eller 3.mode til en disk på 20μm. En fant også frem til et spesielt design som gav veldig høy radiell amplitude i 1.mode.</p>

<p>Jeg har i denne oppgaven jobbet med digital heltallsaritmetikk, og da sett spesielt på feltet deling. Deling er en meget ressurskrevende opperasjon i digitalteknikk, det er derfor mye tid og areal å spare på å forbedre delingsopperasjonen. Jeg ser her på hvordan det er mulig å benytte multiplikative algoritmer til å utføre delingen, og da med hovedfokus på Newton- Raphson metoden. Newton-Rapson metoden er en gammel algoritme som har vært gjenstand for en mengde analyser rettet mot flere bruksområder, det finnes altså gode bevis på nøyaktighet, beregningsmengde og ressursbruk ved implementering i digitalekretser. Det er derfor ikke blitt utviklet noe nye algoritme basert på Newton-Raphson, men benyttet en godt dokumentert algoritme, da denne ser ut til å være den best egnede for implementasjon. Som andre iterative algoritmer trenger Newton-Raphson metoden et startpunkt for å kunne finne frem til det riktige svaret. Som vist i oppgaven har Newton-Raphson metoden den egenskapen at den fordobler antallet korrekte siffer per iterasjon og derfor er det viktig med et bra startpunkt hvis algoritmen skal komme fort fram til det antall korrekte bit som er ønsket i svaret. Problemet med å startverdier er hvis man skal ha stort antall korrekte bit trenger man mange verdier lagret og dette vil ta stor plass, eller man trenger en egen utregnings krets noe som ville ta ekstra tid. Oppgaven her viser først den simpleste formen for startverdi der algoritmen benytter samme startverdi til alle innverdier. Bare en innverdi vil gi lite areal kostnad men det vil føre til at man trenger flere iterasjoner for å finne det korrekte svaret og dermed vil det ta lenger tid. Oppgaven viser vider mer kompliserte oppslagstabeller og lineære interpolasjons metoder for å kunne øke antall korrekte bit i startverdien til minst mulig arealkostnad. Noen typer av oppslagstabellene er også blitt simuler for å vise at de faktisk gir tilstrekkelig korrekt svar. Til slutt i oppgaven er det hvis hvordan Newton-Raphson metoden og startverditabellene kan implementeres i FPGA.</p>

<p>Den tradisjonelle designflyten i utviklingen av mikroelektronikk forutsetter at alle utviklingsaktivitetene er unnagjort pre-kjøretid, og at ferdiggenererte, udelelige konfigurasjonsfiler brukes for å konfigurere brikkene. De fleste systemer som benytter FPGA-teknologi i dag har derfor et begrenset utvalg forhåndsgenererte konfigurasjoner å velge mellom for å løse en oppgave. Ideen bak denne oppgaven er ønsket om å lage et rekonfigurerbart system der det er FPGA-en selv som står for rekonfigureringen uten noe behov for ekstern tilkobling eller manipulasjon. Dette for å drive den innovative utviklingen av dynamiske hardwaresystemer. Systemet er laget på en Suzakuplattform med en Spartan-3 XC3S1000 FPGA fra Xilinx. Det er utviklet to program, CLBRead og CLBWrite som kjøres på en microblazeprosessor. CLBRead kan lese en CLB-struktur med forskjellig størrelse, der en enkelt CLB er den minste oppdelingen, til fil. En CLB-struktur kan leses ut fra flash på FPGA-kortet, eller fra en bitstrømsfil på en PC. CLBWrite skriver en filstruktur generert av CLBRead til flashområdet der FPGA-konfigurasjonene ligger. Ved oppstart av FPGA-en vil det nye oppsettet konfigureres opp. Systemet som er utviklet gjør at FPGA-en kan rekonfigureres helt uten behov for ekstern tilkobling eller manipulasjon. Det er FPGA-en selv som gjør hele jobben. Forskjellige moduler kan lagres og lastes inn ved behov. Systemer er testet med to moduler, en OG-port og en ELLER-port, der disse kan byttes med hverandre og endringene kan måles med et digitalt multimeter.</p>

<p>Dagens bildestandarder har 8-bit oppløsning per farge, noe som er lite i forhold til reelle scener man observerer i hverdagen. Det blir stadig sterkere fokus på høydynamisk bildeteknologi, og overgangen fra lavdynamisk til høydynamisk bildeteknologi er spådd å bli like stor som overgangen fra svart-hvitt til fargebilder. Siden man ikke har blitt enige om en standard for lagring og fremvisning av høydynamiske bilder, er fokuset på å komprimere de høydynamiske bildene ned til et lavdynamisk format uten å miste den visuelle informasjonen i bildet. Ved å bruke et vanlig lavdynamisk bildeformat, som for eksempel JPEG, kan de høydynamiske bildene brukes på eksisterende utstyr. I et kamerasystem vil det være ønskelig at denne kompresjonen skjer direkte i kamerabrikken, men det er foreløpig ikke rapportert om noen slike ASIC-løsninger. Denne masteroppgaven tar for seg implementasjonen av en slik ASIC-løsning, og bygger på prosjektoppgaven "Dynamikkompresjon av høydynamiske bilder" som finner den kompresjons-algoritmen som egner seg best til en hardwareimplementasjon. Først analyseres denne algoritmen før den modifiseres for å egne seg bedre til hardwareimplementasjon. Planleggingsfasen har som mål å danne bakgrunn for arkitekturløsningene som skal implementeres. En dynamikkompresjonsalgoritme er bygd opp av aritmetiske operasjoner, og spesielt logaritme er problematisk å implementere i hardware. Logaritme blir derfor viet ekstra oppmerksomhet i analysen, og de forskjellige måtene å implementere logaritme på blir utforsket for å finne den metodikken som egner seg best. Selve arbeidet dokumenteres ved å først skissere de forskjellige arkitekurene gjennom en bottom-up metodikk. Deretter beskrives undermodulene før arbeidet oppsummeres ved å beskrive de forskjellige valgene som er tatt i implementasjonsfasen. Både de visuelle og de fysiske resultatene blir så presentert, og satt i sammenheng med forskjellige applikasjoner for å vurdere om løsningen i denne masteroppgaven er konkurransedyktig. Til slutt oppsummeres diskusjonen ved å konkludere med at løsningen presentert i denne oppgaven er konkurransedyktig på ytelse og overlegen på ressursbruk sammenlignet med eksisterende løsninger. Det er fortsatt noe arbeid som kan gjøres for å perfeksjonere løsningen, og oppgaven avrundes med å beskrive videre arbeid for optimalisering.</p>

<p>Denne oppgaven omhandler en ekvivalentkomparator for to kretser lagret på en FPGA. En automatisk mønstergenerator påtrykker testvektorer på inngangen av kretsene, og ekvivalensen bestemmes av en analyse av utgangsverdiene i en komparator. Både Cellular Automata og LFSR ble benyttet som testmønstergenerator. Komparatoren består av XOR-porter som detekterer avvik, og resultatet komprimeres av OR-porter koblet sammen som et tre. For å kunne utnytte den høye klokkehastigheten fra FPGA oscillatoren, lagres både ekvivalentsjekkapplikasjonen og de to kretsene under test på minneområdet integrert på FPGA kortet. Et problem med feil- og ekvivalenttesting basert på automatisk testmønster, er den varierende dekningsgraden de oppnår mot feilmodeller i kretsen under test. For å kunne måle dekningsgraden av det genererte testmønsteret, injiseres kontrollpunkt, som låser ett eller flere punkt til logisk 0 eller 1. Ved å kjøre ekvivalentsjekk på en krets med injiserte feil, kan testmønstergeneratorens dekningsgrad måles, for den aktuelle kretsen. Hvis et tilstrekkelig antall feil injiseres, kan feildekningsgraden beregnes med et avvik på kun 2-3%. For å utføre målet av oppgaven, ble feildekningsgraden av applikasjonen målt på forskjellige ISCAS'89 benchmark kretser, hvor låst-til feil ble injisert ved hjelp av et skiftregister. For å låse forskjellige linjer i kretsen, ble alle vippene utvidet slik at de hadde en ekstra inngangspinne. Vippeutgangen låses til en bestemt boolsk verdi, når signalet på pinnen tilsvarer logisk 1. Hvis signalet er lavt, fungerer vippen som normalt. Simulering av applikasjonen ble gjennomført på et Xilinx Virtex-II kort.</p>

<p>Arbeidet i denne masteroppgåva er ein fullføring av arbeidet som vart påbegynt i prosjektoppgåva. Der skulle det konstrueres ein 20 GHz lågstøyforsterker med gain-kontroll i GaAs MMIC-teknologi. På grunn av tidsmangel vart det i prosjektoppgåva konstruert ein lågstøyforsterker uten gain-kontroll. I denne masteroppgåva har det blitt lagd utlegg til lågstøyforsterkeren konstruert i prosjektoppgåva. Denne vart sendt til TriQuint Semiconductor for produksjon, men på grunn av feil i dimensjoneringa av probepadene i utlegget var det ikkje mulig å få målt på kretsen. Det vart derfor gjort målinger på passive MMICkomponenter på chip for å prøve å anslå ytelsen til den produserte lågstøyforsterkeren og for generelt å teste gyldigheten av simuleringsresultat ved høge frekvenser. Dempeleddet som opprinnelig var ein del av prosjektoppgåva, men som det ikkje vart tid til å lage, har blitt konstruert. Det andre forsterkertrinnet i lågstøyforsterkeren har blitt konstruert på nytt med anrikningstype transistor i staden for deplesjonstype transistor. Ulike andre endringer i kretsen har også blitt gjort for å forbedre forsterkinga til lågstøyforsterkeren. Agilents Advanced Design System (ADS) har blitt benytta for å konstruere og simulere kretsene, samt for å lage utlegg. Det nye designet av det andre forsterkertrinnet ga den totale forsterkeren eit gain på 24,85 dB, noko som er ei forbedring på omlag 5,5 dB i forhold til den opprinnelige forsterkeren. Støytalet økte med 0,76 dB til 4,18 dB. Det nye forsterkertrinnet medførte at forsterkeren tålte mindre signal på inngangen. Den nye forsterkeren hadde sitt 1dB-kompresjonspunkt ved -22 dBm inngangseekt, mens den opprinnelige forsterkeren hadde sitt ved -4 dBm. Maksimalt strømtrekk for den nye forsterkeren var 75 mA. Den nye forsterkeren var ubetinga stabil ved alle frekvenser. Dempeleddet viste seg å forbedre ffekthåndteringsegenskapene til lågstøyforsterkeren. Det vart konstruert med ei forsyningsspenning på 3V og hadde eit maksimalt strømtrekk på omlag 10 mA. Innsatt i den opprinnelige forsterkeren vart dempeverdier mellom 2 og 10 dB oppnådd. Ved innsetting i den nye forsterkeren kunne ein variere dempeverdiene frå 3 til 10 dB. Eit nettverk vart konstruert slik at dempeleddet kunne kontrolleres med kun ei kontrollspenning. Under arbeidet er det vist nokre viktige moment for forsterkerkontruksjon ved 20 GHz. Transistortype må velges ut frå bruksområde, og små transistordimensjoner gir bedre signal-gain. Større DC-innføringsspoler gir generelt bedre ytelse. Transmisjonslinjer kan ved denne frekvensen brukes i staden for sentrerte komponenter og vil gi bedre støy- og gain-ytelse. Ved bruk av dempeledd vil støy-ytelsen til forsterkertrinnet som kjem etter dempeleddet vere viktig.</p>

<p>Denne oppgaven beskriver hvilke algoritmer og metoder som kan benyttes til å utføre regneoperasjonen multiplikativ divisjon i maskinvare. Videre beskrives arkitekturen til de mest egnete metodene for å beregne divisorens resiprokal. Dette resiprokalet multipliseres så med dividenden for å produsere en kvotient. Av de grunnleggende aritmetiske operasjonene addisjon, subtraksjon og multiplikasjon, er divisjon den som er mest krevende å utføre. Kongsberg Defence & Aerospace har gidd denne oppgaven med å undersøke mulighetene for å realisere en divisjonsmodul på en FPGA. Divisjonsmodulen skal være pipelinet, operere med 16 og 32 bits operander og basert på algoritmer for multiplikativ divisjon. Det ble valgt å benytte Newton-Raphson-algoritmen for å iterere over en approksimert verdi av divisorens resiprokal. Denne approksimasjonsverdien hentes fra en bipartit oppslagstabell som adresseres med divisoren. Resiprokalene som er lagret i oppslagstabellen har en nøyaktighet på 1 ULP og Newton-Raphson-algoritmen dobler antall riktige bit for hver iterasjon. Dermed er det kun nødvendig med en iterasjon for å beregne en korrekt verdi av resiprokalet. Selve den iterative regneoperasjonen består av to sekvensielle multiplikasjoner og en subtraksjon. Arkitekturmessig er arbeidet med divisjonsprosessen fordelt på ulike hovedblokker som er sekvensielt sammenkoblet og som hver utfører sin del av prosessen. For hver blokk i de spesifiserte løsningene i denne rapporten, kommer divisjonsoperasjonen et steg nærmere en kvotient og en rest. Det ble ikke tid til å implementere de spesifiserte løsningene i VHDL så det er ikke utarbeidet noen synteserapport for løsningene. Det burde imidlertid være relativt ukomplisert å utføre implementeringen basert på arkitekturene som er spesifisert i denne rapporten. Ut i fra teoristudiet med egnete algoritmer og metoder, ble de metodene som virket best med tanke på ytelse benyttet til å spesifisere løsninger for 16 og 32 bits operander. Løsningene er like med unntak av den bipartite oppslagstabellen som får plass i RAM på FPGA for 16 bits operander, men blir så stor at den må legges i ekstern RAM for 32 bits operander. Ytelsesmessig er det ingen forskjeller på disse to løsningene, men realiseringen av løsningen for 32 bits operander er litt mer komplekst.</p>

<p>Moderne enbrikkesystemer bygges i større og større grad opp av heterogene strukturer der ulike applikasjoner med forskjellige oppgaver kommuniserer med hverandre. Strenge krav stilles til pålitelighet i form av korrekthet, enkelhet, robusthet, stabilitet, rettferdighet og optimalitet i slike systemer. Network on Chip(NoC)'s viktigste oppgave er å skjule kommunikasjonsprotokollen for de ulike applikasjonene slik at de kan utvikles uavhengig av brikkens infrastruktur. Videre bidrar NoC til å møte strenge tidsfrister i sanntidssystemer. Arbeidet viser at NoC er spesielt anvendbart på FPGA, der infrastruktur er en begrenset ressurs. Videre kan NoC bedre utnyttelse av dynamisk rekonfigurering. Undersøkelser viser at en nettverksarkitektur med SAF-svitsjing og to virtuelle kanaler per ruter gir gode resultater for båndbredde og QoS. QoS med to prioritetsnivåer oppnås ved at hver ruter arbitrerer på en inngangskø samt at alle pakker til en hver tid er fullstendig buffret i en ruter i nettverket. Syntese til Xilinx Spartan-3 FPGA viser at nettverket med 4x4 mesh-topologi gir en teoretisk båndbredde på $1,3GBit/s$. Videre viser analyser at nettverket er anvendbart på et antall FPGA'er og med en rekke ulike applikasjoner. Arbeidet har vist at QoS for NoC er både fordelaktig og oppnåelig i moderne enbrikkesystemer.</p>

<p>Denne rapporten begynner med å presentere de ulike batteritypene som har vært og er aktuelle å benytte i elbiler. Videre er de ulike kildene til feil vurdert. Måleparametere og vanlige metoder for å korrigere avvik og sikre battericellene er presentert. Arbeidet med testing av krets fra Linear Technology, samt målinger gjort på celler for å avdekke eventuelle feilkilder, avsluttes med forslag til et system som skal sikre batterienes egenskaper gjennom hele batteriets levetid.</p>

<p>Denne masteroppgaven er et arbeid mot et system med et dynamisk rekonfigurerbart digitalt FIR-filter på FPGA. Filteret benytter konstantmultiplikatorer optimalisert med CSD-kode for lite areal og kort rekongureringstid samtidig som høy fleksibilitet. Filterstruktur og partisjoneringsalternativer for oppdeling i dynamisk og statisk design er analysert, det er sett på betydningen ved bruk av bussmakroer, og det er sett på muligheten for bruk av multiplikatormoduler med dynamisk størrelse for eventuelt å gjenbruke ledig logikk. Tre filtervarianter er simulert og syntetisert mot Virtex-4 på et testkort av typen Suzaku-V. Et FIR-filter på transponert form med individuelle delvis rekonfigurerbare konstantmultiplikatormoduler gir et godt utgangspunkt for videre arbeid. Arbeidet er en videreføring av prosjektoppgaven der det ble laget et program som genererer FIR-filtre og CSD-enkodede konstantmultiplikatorer i VHDL. Prosjektoppgaven ble skrevet i desember 2008.</p>