Denne oppgaven omhandler en ekvivalentkomparator for to kretser lagret på en FPGA. En automatisk mønstergenerator påtrykker testvektorer på inngangen av kretsene, og ekvivalensen bestemmes av en analyse av utgangsverdiene i en komparator. Både Cellular Automata og LFSR ble benyttet som testmønstergenerator. Komparatoren består av XOR-porter som detekterer avvik, og resultatet komprimeres av OR-porter koblet sammen som et tre. For å kunne utnytte den høye klokkehastigheten fra FPGA oscillatoren, lagres både ekvivalentsjekkapplikasjonen og de to kretsene under test på minneområdet integrert på FPGA kortet. Et problem med feil- og ekvivalenttesting basert på automatisk testmønster, er den varierende dekningsgraden de oppnår mot feilmodeller i kretsen under test. For å kunne måle dekningsgraden av det genererte testmønsteret, injiseres kontrollpunkt, som låser ett eller flere punkt til logisk 0 eller 1. Ved å kjøre ekvivalentsjekk på en krets med injiserte feil, kan testmønstergeneratorens dekningsgrad måles, for den aktuelle kretsen. Hvis et tilstrekkelig antall feil injiseres, kan feildekningsgraden beregnes med et avvik på kun 2-3%. For å utføre målet av oppgaven, ble feildekningsgraden av applikasjonen målt på forskjellige ISCAS'89 benchmark kretser, hvor låst-til feil ble injisert ved hjelp av et skiftregister. For å låse forskjellige linjer i kretsen, ble alle vippene utvidet slik at de hadde en ekstra inngangspinne. Vippeutgangen låses til en bestemt boolsk verdi, når signalet på pinnen tilsvarer logisk 1. Hvis signalet er lavt, fungerer vippen som normalt. Simulering av applikasjonen ble gjennomført på et Xilinx Virtex-II kort.

Arbeidet i denne masteroppgåva er ein fullføring av arbeidet som vart påbegynt i prosjektoppgåva. Der skulle det konstrueres ein 20 GHz lågstøyforsterker med gain-kontroll i GaAs MMIC-teknologi. På grunn av tidsmangel vart det i prosjektoppgåva konstruert ein lågstøyforsterker uten gain-kontroll. I denne masteroppgåva har det blitt lagd utlegg til lågstøyforsterkeren konstruert i prosjektoppgåva. Denne vart sendt til TriQuint Semiconductor for produksjon, men på grunn av feil i dimensjoneringa av probepadene i utlegget var det ikkje mulig å få målt på kretsen. Det vart derfor gjort målinger på passive MMICkomponenter på chip for å prøve å anslå ytelsen til den produserte lågstøyforsterkeren og for generelt å teste gyldigheten av simuleringsresultat ved høge frekvenser. Dempeleddet som opprinnelig var ein del av prosjektoppgåva, men som det ikkje vart tid til å lage, har blitt konstruert. Det andre forsterkertrinnet i lågstøyforsterkeren har blitt konstruert på nytt med anrikningstype transistor i staden for deplesjonstype transistor. Ulike andre endringer i kretsen har også blitt gjort for å forbedre forsterkinga til lågstøyforsterkeren. Agilents Advanced Design System (ADS) har blitt benytta for å konstruere og simulere kretsene, samt for å lage utlegg. Det nye designet av det andre forsterkertrinnet ga den totale forsterkeren eit gain på 24,85 dB, noko som er ei forbedring på omlag 5,5 dB i forhold til den opprinnelige forsterkeren. Støytalet økte med 0,76 dB til 4,18 dB. Det nye forsterkertrinnet medførte at forsterkeren tålte mindre signal på inngangen. Den nye forsterkeren hadde sitt 1dB-kompresjonspunkt ved -22 dBm inngangseekt, mens den opprinnelige forsterkeren hadde sitt ved -4 dBm. Maksimalt strømtrekk for den nye forsterkeren var 75 mA. Den nye forsterkeren var ubetinga stabil ved alle frekvenser. Dempeleddet viste seg å forbedre ffekthåndteringsegenskapene til lågstøyforsterkeren. Det vart konstruert med ei forsyningsspenning på 3V og hadde eit maksimalt strømtrekk på omlag 10 mA. Innsatt i den opprinnelige forsterkeren vart dempeverdier mellom 2 og 10 dB oppnådd. Ved innsetting i den nye forsterkeren kunne ein variere dempeverdiene frå 3 til 10 dB. Eit nettverk vart konstruert slik at dempeleddet kunne kontrolleres med kun ei kontrollspenning. Under arbeidet er det vist nokre viktige moment for forsterkerkontruksjon ved 20 GHz. Transistortype må velges ut frå bruksområde, og små transistordimensjoner gir bedre signal-gain. Større DC-innføringsspoler gir generelt bedre ytelse. Transmisjonslinjer kan ved denne frekvensen brukes i staden for sentrerte komponenter og vil gi bedre støy- og gain-ytelse. Ved bruk av dempeledd vil støy-ytelsen til forsterkertrinnet som kjem etter dempeleddet vere viktig.

Denne oppgaven beskriver hvilke algoritmer og metoder som kan benyttes til å utføre regneoperasjonen multiplikativ divisjon i maskinvare. Videre beskrives arkitekturen til de mest egnete metodene for å beregne divisorens resiprokal. Dette resiprokalet multipliseres så med dividenden for å produsere en kvotient. Av de grunnleggende aritmetiske operasjonene addisjon, subtraksjon og multiplikasjon, er divisjon den som er mest krevende å utføre. Kongsberg Defence & Aerospace har gidd denne oppgaven med å undersøke mulighetene for å realisere en divisjonsmodul på en FPGA. Divisjonsmodulen skal være pipelinet, operere med 16 og 32 bits operander og basert på algoritmer for multiplikativ divisjon. Det ble valgt å benytte Newton-Raphson-algoritmen for å iterere over en approksimert verdi av divisorens resiprokal. Denne approksimasjonsverdien hentes fra en bipartit oppslagstabell som adresseres med divisoren. Resiprokalene som er lagret i oppslagstabellen har en nøyaktighet på 1 ULP og Newton-Raphson-algoritmen dobler antall riktige bit for hver iterasjon. Dermed er det kun nødvendig med en iterasjon for å beregne en korrekt verdi av resiprokalet. Selve den iterative regneoperasjonen består av to sekvensielle multiplikasjoner og en subtraksjon. Arkitekturmessig er arbeidet med divisjonsprosessen fordelt på ulike hovedblokker som er sekvensielt sammenkoblet og som hver utfører sin del av prosessen. For hver blokk i de spesifiserte løsningene i denne rapporten, kommer divisjonsoperasjonen et steg nærmere en kvotient og en rest. Det ble ikke tid til å implementere de spesifiserte løsningene i VHDL så det er ikke utarbeidet noen synteserapport for løsningene. Det burde imidlertid være relativt ukomplisert å utføre implementeringen basert på arkitekturene som er spesifisert i denne rapporten. Ut i fra teoristudiet med egnete algoritmer og metoder, ble de metodene som virket best med tanke på ytelse benyttet til å spesifisere løsninger for 16 og 32 bits operander. Løsningene er like med unntak av den bipartite oppslagstabellen som får plass i RAM på FPGA for 16 bits operander, men blir så stor at den må legges i ekstern RAM for 32 bits operander. Ytelsesmessig er det ingen forskjeller på disse to løsningene, men realiseringen av løsningen for 32 bits operander er litt mer komplekst.

Moderne enbrikkesystemer bygges i større og større grad opp av heterogene strukturer der ulike applikasjoner med forskjellige oppgaver kommuniserer med hverandre. Strenge krav stilles til pålitelighet i form av korrekthet, enkelhet, robusthet, stabilitet, rettferdighet og optimalitet i slike systemer. Network on Chip(NoC)'s viktigste oppgave er å skjule kommunikasjonsprotokollen for de ulike applikasjonene slik at de kan utvikles uavhengig av brikkens infrastruktur. Videre bidrar NoC til å møte strenge tidsfrister i sanntidssystemer. Arbeidet viser at NoC er spesielt anvendbart på FPGA, der infrastruktur er en begrenset ressurs. Videre kan NoC bedre utnyttelse av dynamisk rekonfigurering. Undersøkelser viser at en nettverksarkitektur med SAF-svitsjing og to virtuelle kanaler per ruter gir gode resultater for båndbredde og QoS. QoS med to prioritetsnivåer oppnås ved at hver ruter arbitrerer på en inngangskø samt at alle pakker til en hver tid er fullstendig buffret i en ruter i nettverket. Syntese til Xilinx Spartan-3 FPGA viser at nettverket med 4x4 mesh-topologi gir en teoretisk båndbredde på $1,3GBit/s$. Videre viser analyser at nettverket er anvendbart på et antall FPGA'er og med en rekke ulike applikasjoner. Arbeidet har vist at QoS for NoC er både fordelaktig og oppnåelig i moderne enbrikkesystemer.

Denne rapporten begynner med å presentere de ulike batteritypene som har vært og er aktuelle å benytte i elbiler. Videre er de ulike kildene til feil vurdert. Måleparametere og vanlige metoder for å korrigere avvik og sikre battericellene er presentert. Arbeidet med testing av krets fra Linear Technology, samt målinger gjort på celler for å avdekke eventuelle feilkilder, avsluttes med forslag til et system som skal sikre batterienes egenskaper gjennom hele batteriets levetid.

Denne masteroppgaven er et arbeid mot et system med et dynamisk rekonfigurerbart digitalt FIR-filter på FPGA. Filteret benytter konstantmultiplikatorer optimalisert med CSD-kode for lite areal og kort rekongureringstid samtidig som høy fleksibilitet. Filterstruktur og partisjoneringsalternativer for oppdeling i dynamisk og statisk design er analysert, det er sett på betydningen ved bruk av bussmakroer, og det er sett på muligheten for bruk av multiplikatormoduler med dynamisk størrelse for eventuelt å gjenbruke ledig logikk. Tre filtervarianter er simulert og syntetisert mot Virtex-4 på et testkort av typen Suzaku-V. Et FIR-filter på transponert form med individuelle delvis rekonfigurerbare konstantmultiplikatormoduler gir et godt utgangspunkt for videre arbeid. Arbeidet er en videreføring av prosjektoppgaven der det ble laget et program som genererer FIR-filtre og CSD-enkodede konstantmultiplikatorer i VHDL. Prosjektoppgaven ble skrevet i desember 2008.

Ved utviklingen av nye produkter er det ønskelig å ha muligheten til å teste produktet for å forsikre korrekt oppførsel. For AHEADs Network on Chip løsning vil en slik testing kreve et skreddersydd testmiljø. Arbeidet i denne oppgaven kartlegger en rekke relevante testfasiliteter, for så å evaluere alle disse med hensyn på implementerbarhet, samt areal- og tidsbegrensninger. Videre er en prioritetsliste opprettet der alle testfasilitetene rangeres etter prioritet. Ut ifra denne prioritetslisten er det implementert en rekke moduler som tilbyr meget nøye trafikksimulering med enten en pseudotilfeldig eller fast bitrate, samt lagring av samtlige pakkers tidsforsinkelse gjennom rutersystemet. Det er også designet en ny arbiter for å bedre utsultingen av den lokale inngangen ved høy pågang på ruteren. Modulene som er designet i denne oppgaven er. •Konfigurerbar trafikkgenerator •Trafikkmonitor •Kontrollmodul for utlesning av data •Arbiter Videre er alle modulene simulert for korrekt oppførsel, samt at systemet er implementert og testet på målplattformen Suzaku-S. Testene viser at testmiljøet er meget anvendelig med hensyn på å simulere kompliserte trafikkbilder, samt gi relevant informasjon og vranglåser og bugs som kan benyttes i videre utvikling av systemet. Testmiljøet er også benyttet til å trafikkplanlegge en videoskalerer, der testmiljøets rolle er å angi om den gitte modulplasseringen tilfredsstiller throughputkravene hver modul har.

In this thesis hardware-software intercommunication in a reconfigurable system has been investigated based on a framework for run time reconfiguration. The goal has been to develop a fast and flexible link between applications running on an embedded processor and reconfigurable accelerator hardware in form of a Xilinx Virtex device. As a start the link was broken down into hardware and software components based on constraints from earlier work and a general literature search. A register architecture for reconfigurable modules, a reconfigurable interface and a backend bridge linking reconfigurable hardware with the system bus were identified as the main hardware components whereas device drivers and a hardware operating system were identified as software components. These components were developed in a bottom-up approach, then deployed, tested and evaluated. Synthesis and simulation results from this thesis suggest that a hybrid register architecture, a mix of shift based and addressable register architecture might be a good solution for a reconfigurable module. Such an architecture enables a reconfigurable interface with full duplex capability with an initially small area overhead compared to a full scale RAM implementation. Although the hybrid architecture might not be very suitable for all types of reconfigurable modules it can be a nice compromise when attempting to achieve a uniform reconfigurable interface. Backend bridge solutions were developed assuming the above hybrid reconfigurable interface. Three main types were researched: a software register backend, a data cache backend and an instruction and data cache backend. Performance evaluation shows that the instruction and data cache outperforms the other two with an average acceleration ratio of roughly 5-10. Surprisingly the data cache backend performs worst of all due to latency ratios and design choices. Aside from the BRAM component required for the cache backends, resource consumption was shown to be only marginally larger than a traditional software register solution. Caching using a controller in the backend-bridge can thus provide good speedup for little cost as far as BRAM resources are not scarce. A software-to-hardware interface has been created has been created through Linux character device driver and a hardware operating system daemon. While the device drivers provide a middleware layer for hardware access the HWOS separates applications from system management through a message queue interface. Performance testing shows a large increase in delay when involving the Linux device drivers and the HWOS as compared to calls directly from the kernel. Although this is natural, the software components are very important when providing a high performance platform. As additional work specialized cell handling for reconfigurable modules has been addressed in the context of a MPEG-4 decoder. Some light has also been shed on design of reconfigurable modules in Xilinx ISE which can radically improve development time and decrease complexity compared to a Xilinx Platform Studio flow. In the process of demonstrating run time reconfigurations it was discovered that a clock signal will resist being piped through bus macros. Also broken functionality has been shown when applying run time reconfiguration to synchronous designs using the framework for self reconfiguration.

This paper contains the analysis, development, production and testing of a surveillance system for the monitoring of the MKDG, a high voltage pulse kicker in the MKD-system. The MKD-system is a part of the LHC Beam Dump System situated at point 6 in the LHC. The surveillance is active whenever the MKDs are operational. The system is reporting any deviations from normal behaviour and runs an extensive analysis of the MKDG whenever there is a beam dump. The results are checked before a new run in the LHC can be initiated. The final result is a working prototype which monitors and analyzes the MKDG and communicates the results to a PLC. The accomplished resolution is 10 bits for all six channels and this is acceptable.

In this thesis, methodology for partial self-reconfiguration of synchronous modules has been developed. A simple software-based scheduler has been built for scheduling synchronous modules on the FPGA. The motivation behind this was that partial reconfiguration of synchronous modules at run-time had not been performed earlier in the AHEAD-project. Also, the project report written by the same author as this thesis has shown that a synchronous module can be replaced in a bitfile. However, the project report did not perform this reconfiguration at run-time.Based on the project report, the problem has been decomposed and simple tests using clocked flip-flop designs have been performed on the FPGA. These tests forms a proof-of-concept for partial self-reconfiguration of synchronous modules on the Virtex-4 FPGA. However, the tests also showed that the reconfiguration time was quite high. It took several seconds to write one partial bitstream to the configuration memory.Vegard Endresen has previously made a backend module for data transfer between the HWOS and a reconfigurable module. Experiments were performed in this thesis to see if the clocking methodology could be integrated into this backend module. The module could be built with the methodology, but a running solution on the FPGA was not shown.The software part of the HWOS was rewritten from scratch as the previous version was not thoroughly analyzed. A round-robin scheduler using priority queues has been implemented. A test-driven development technique has been used for development, hopefully making the system more robust. The scheduler is a part of a daemon running on the embedded system, where a message server handles requests for new processes and a placer places new tasks on the FPGA. The complete system was initially based on ideas and code developed by Sverre Hamre and Vegard Endresen in previous AHEAD-projects.