Sammendrag

Oppgaven har gått ut på å lage en high-end delta-sigma DA-konverter for FPGA. Prinsippet for en slik DA-konverter er at det analoge utgangssignalet genereres ved å lavpassfiltrere et 1-bit digitalt utgangssignal fra FPGA-kretsen. For å oppnå ønsket signalkvalitet ved den 1-bit representasjonen, krever dette at det benyttes oversampling og støyforming ved hjelp av en delta-sigma-modulator. I det 1-bit utgangssignalet er benyttet pulsbredde-modulasjon (PWM), som er gunstig med tanke på de ikke-ideelle egenskaper på utgangen av FPGA-kretsen og i det analoge lavpassfilteret. På bakgrunn av oppgavebeskrivelsen ble det satt som mål at DA-konvertern skal kunne oppnå THD+N bedre enn -100 dB, samt kunne benyttes med en samplerate på 44.1 kHz som tilsvarer CD-lyd. DA-konverteren er realisert i verilog. Simuleringer viser at denne vil kunne oppnå en THD+N på -98 dB, som nok kan anses som high end, mens DA-konverteren bare vil kunne benyttes med en samplefrekvens på rundt 20 kHz, som ikke kvalifiserer til denne betegnelsen. Målene i oppgavebeskrivelsen er altså bare delvis oppfylt.

Rapporten er skrevet fordi AHEAD prosjektet ser behovet for et ADL til automatisk plassering av HW moduler og SW moduler innad på en FPGA. AHEAD er en videretuvikling av Amibesense, men inneholder ingen generell prosessor, men kun en FPGA i sin basestasjon. AADL skal i stor grad ha den samme funksjonalitet i AHEAD som et ADL har for SW. Dette vil si at AADL skal beskrive en arkitektur av HW moduler og SW program sammen, heretter kalt system. Et problem med dette er at det ikke finnes noen ADL’er for HW og dette må derfor utvikles. ADL-språkene har et innebygd problem; En spesifikasjon kan aldri bli bedre enn den tid og kostnad som er lagt ned i spesifikajsonen. Rapide er det språket som i dag eksistere som er nærmest den funksjonalitet som er ønsket i AADL. Rapide er ikke et rent ADL, men kan også brukes til simulering og verifisering på oppførselsnivå. Kompilatoren til AADL trenger ikke å ha fri grammatikk og semantikk. Nøkkelord og topp-ned kompilasjon er derfor å foretrekke. FPGA-verktøyene som eksisterer i dag støtter dynamisk rekonfigurering. Men de setter krav til klokke, benytter buss makroer og at man bruker det verktøy som Xilinx har utviklet. AADL setter krav til AHEAD-arkitekturen, designeren og modulene som skal benyttes. Kravene AADL setter er en samling av HW og SW sine funksjonelle krav til AHEAD. Alle filer som blir brukt i AHEAD må være eksekverbare uten behov for mer behandling. Grensesnittet AADL legger opp til er ICA, som krever at modulene tilegenet AHEAD er designet for dette grensesnittet. Kommunikasjonsprotokollene til AHEAD må være ferdig definert til bruk i AADL da det valgte abstraksjonsnivået krever dette. Definisjonen av en kommunikasjonsprotokoll må skje utenfor AADL. Antall grensesnitt og kommunikasjonsprotokoller en modul har vil ikke ha noen innvirkning for hvordan AHEAD tolker AADL koden. Målet er at AADL koden holdes enkel med få innebygde funksjoner og med et topp-ned komiplator for øyet.

Tradisjonelt oppleves kollektivtjenester som et dårligere alternativ til å kjøre egen bil. Miljøargumenter hjelper heller ikke spesielt med å få folk til å kjøre mer kollektivt. For å få folk til å sette igjen bilen hjemme må kollektivtransport være like enkelt å bruke som egen bil, helst enklere. Det finnes en rekke tiltak for å oppnå dette, noen av disse er å redusere pris, øke antall ruter, øke antall avganger, redusere forsinkelser ved hjelp av lyskryssprioritering eller dedikerte kollektivspor og lignende. En annen strategi for å gjøre tjenester mer kundevennlige er å øke kvaliteten på de tjenester som allerede leveres. Den antatt mest virkningsfulle modellen er å redusere virkningen av ruteforsinkelser. Dette kan gjøres ved å gi bedre informasjon til kollektivkunder om slike forhold slik at kunde slipper å vente i spenning på om bussen kommer snart. Med slik informasjon kan en eventuell forsinkelse utnyttes til noe positivt i stedet, som å kjøpe den avisen du vil ha men som du er usikker på om du rekker å kjøpe. I dette prosjektet har vi evaluert forskjellig løsninger for å bedre informasjonskvalitet til kollektivkunder. Vi har sett på forskjellige måter å spore kollektivvogner ved hjelp av sanntid og nær sanntids systemer slik at forsinkelse kan beregnes. Dette inkluderer både teknologier for å posisjonere vogner samt kommunisere slik informasjon til sentral Vi er også godt i gang med utvikling et prototypsystem for beregning av ruteforsinkelser samt for presentasjon av slik informasjon til sluttbruker. Systemet tar unøyaktig posisjonsdata fra vogner hvis tilgjengelig, filtrerer dette og estimerer etter beste evne reell posisjon. Deretter benyttes forskjellige løsninger, bl.a. metoder basert historisk data, for å beregne framtidig forløp slik at sluttbruker kan få et godt estimat for ankomsttid for sin holdeplass. Som et ledd i å evaluere og teste teknologier og system er det brukt mye tid på å utvikle en simulator, med tilhørende modeller, for å simulere typisk kollektivtrafikk. Simulatoren kan simulere både kontinuerlige og diskrete problemer og er utviklet spesielt for å takle problemer som krever mange ”tilpassninger” i form av utstrakt bruk av programkode i modellbeskrivelse som mange andre ferdige løsninger mangler. I dette prosjektarbeidet har GSM posisjonering markert seg som en veldig aktuell teknologi for bruk i forsinkelsessystem. Teknologien er rimelig og foreløpige resultater fra simulering viser at tekologi har tilstrekkelig nøyaktighet til å gi gode ankomstsestimater. Manuell posisjonering vha. WAP og GPRS er også en veldig spennende løsning. Her posisjonerer bussjåfør selv bussen vha en mobiltelefon når estimert posisjon fra forsinkelsessystem avviker men en viss margin fra virkelig posisjon.

I denne masteroppgaven er det blitt designet en RSA-modul for forskningsprosjektet AHEAD. Dette er en modul som gjennomfører en kryptografialgoritme. RSA-modulen omformer klartekst til chiffertekst, (kryptering), og tilbake igjen til klartekst (dekryptering). Dette gjøres ved å lage en krets som utfører modulær eksponering. Kretsrealiseringen av RSA-algoritmen er gjort ved å benytte venstre til høyre binær metoden og Blakleys algoritme. Simulering med 128 bitskryptering gir korrekt oppførsel. Det er blitt testet med to meldinger som er blitt kryptert og dekryptert igjen. Syntese med 128 bitskryptering bruker 13% av slicene på Spartan 3 FPGA'en med en frekvens på 59Mhz. Ved syntese med 256 og 512 bitskryptering øker antall slicer lineært, mens frekvensen synker. Det prøvd er å tilpasse krypteringsmodulen til utviklingskortet som benyttes innen AHEAD. Arbeidet med utviklingsverktøyene har vært tidkrevende, spesielt har det vært problemer med å laste ned ny bit-fil på kortet. Det har derfor ikke blitt tid til å ferdigstille dette arbeidet. I slutten av denne rapporten er det skissert hvordan dette kan løses, med registertilkoblinger og beskrivelse av programvarens oppgaver på utviklingskortet.

En studie av ulike retention latch kretstopologier er foretatt og egenskaper til både statiske og dynamiske løsninger er vurdert. Retention egenskapen til en latch beskriver dens mulighet for å settes i et søvnmodus samtidig som latchens lagrede verdi beholdes og gjenopprettes idet søvnmodus avsluttes. Målsetningen for design av en retention latch er å oppnå en søvnmodus som er mest mulig energi effektiv. Det best egna for oppgavens mål med å levere god ytelse for 50ms- 2s søvn perioder ble å bruke en form for statisk retention latch. Dette skyldes at dynamiske retention latch kretser vil ha en maksimal retention tid avhengig av lekkasjestrøm og lagrings kapasitansen til kretsen. For å oppnå 2s maksimal retention tid kreves upraktisk store kapasitans verdier til lagringsnoden eller eventuelt må et oppfriskning system implementeres. Tre ulike løsninger basert på statisk retention er designet, simulert og implementert som 90nm standardceller. Disse er Balloon basert på klassisk balloon retention latch. Tykk gate løsning med tykk gate transistorer i retention del av latchen. Til sist krysskobla inverter som baserer seg på at søvntransistor har stor nok lekkasjestrøm til at de krysskobla inverterne i latchen beholder sin verdi. Totalt sett oppnår krysskobla inverter kretsen de beste resultatene både med tanke på lekkasjestrøm i aktiv modus, areal og det at den ikke behøver ekstra kontrollsignaler for å styre inngang og utgang av søvnmodus. Det som allikevel kan tale mot å bruke krysskobla inverter krets er at med global søvntransistor kan det by på problemer å sørge for at hver enkelt celle har stor nok lekkasjestrøm til å fungere normalt. Dersom dette viser seg å være et stort problem til et bestemt bruk av kretsen vil tykk gate latchen være det nest beste alternativet. Tykk gate er ikke avhengig av en bestemt lekkasjestrøm, men den må ha to kontrollsignaler for å styre inngang og utgang fra søvnmodus. Muligheter for optimalisering av kretsenes areal og lekkasjestrømmer gjenstår, og metoder for å gjøre dette er foreslått.

Fagområdet RF MEMS er i rask utvikling og det finnes et utall forskjellige patenter innen dette området. Denne oppgaven fokuserer på en type nemlig radial contour mode diskresonator med sikte på å bruke den i SMiDA prosjektet Mer spesifikt går oppgaven ut på å teste forskjellige diskparametre for å finne ut hvilken som er best egnet. Noe konkret svar på dette finnes ikke, men det kan være interessant å bruke 2.mode til en disk på 16μm eller 3.mode til en disk på 20μm. En fant også frem til et spesielt design som gav veldig høy radiell amplitude i 1.mode.

Jeg har i denne oppgaven jobbet med digital heltallsaritmetikk, og da sett spesielt på feltet deling. Deling er en meget ressurskrevende opperasjon i digitalteknikk, det er derfor mye tid og areal å spare på å forbedre delingsopperasjonen. Jeg ser her på hvordan det er mulig å benytte multiplikative algoritmer til å utføre delingen, og da med hovedfokus på Newton- Raphson metoden. Newton-Rapson metoden er en gammel algoritme som har vært gjenstand for en mengde analyser rettet mot flere bruksområder, det finnes altså gode bevis på nøyaktighet, beregningsmengde og ressursbruk ved implementering i digitalekretser. Det er derfor ikke blitt utviklet noe nye algoritme basert på Newton-Raphson, men benyttet en godt dokumentert algoritme, da denne ser ut til å være den best egnede for implementasjon. Som andre iterative algoritmer trenger Newton-Raphson metoden et startpunkt for å kunne finne frem til det riktige svaret. Som vist i oppgaven har Newton-Raphson metoden den egenskapen at den fordobler antallet korrekte siffer per iterasjon og derfor er det viktig med et bra startpunkt hvis algoritmen skal komme fort fram til det antall korrekte bit som er ønsket i svaret. Problemet med å startverdier er hvis man skal ha stort antall korrekte bit trenger man mange verdier lagret og dette vil ta stor plass, eller man trenger en egen utregnings krets noe som ville ta ekstra tid. Oppgaven her viser først den simpleste formen for startverdi der algoritmen benytter samme startverdi til alle innverdier. Bare en innverdi vil gi lite areal kostnad men det vil føre til at man trenger flere iterasjoner for å finne det korrekte svaret og dermed vil det ta lenger tid. Oppgaven viser vider mer kompliserte oppslagstabeller og lineære interpolasjons metoder for å kunne øke antall korrekte bit i startverdien til minst mulig arealkostnad. Noen typer av oppslagstabellene er også blitt simuler for å vise at de faktisk gir tilstrekkelig korrekt svar. Til slutt i oppgaven er det hvis hvordan Newton-Raphson metoden og startverditabellene kan implementeres i FPGA.

Den tradisjonelle designflyten i utviklingen av mikroelektronikk forutsetter at alle utviklingsaktivitetene er unnagjort pre-kjøretid, og at ferdiggenererte, udelelige konfigurasjonsfiler brukes for å konfigurere brikkene. De fleste systemer som benytter FPGA-teknologi i dag har derfor et begrenset utvalg forhåndsgenererte konfigurasjoner å velge mellom for å løse en oppgave. Ideen bak denne oppgaven er ønsket om å lage et rekonfigurerbart system der det er FPGA-en selv som står for rekonfigureringen uten noe behov for ekstern tilkobling eller manipulasjon. Dette for å drive den innovative utviklingen av dynamiske hardwaresystemer. Systemet er laget på en Suzakuplattform med en Spartan-3 XC3S1000 FPGA fra Xilinx. Det er utviklet to program, CLBRead og CLBWrite som kjøres på en microblazeprosessor. CLBRead kan lese en CLB-struktur med forskjellig størrelse, der en enkelt CLB er den minste oppdelingen, til fil. En CLB-struktur kan leses ut fra flash på FPGA-kortet, eller fra en bitstrømsfil på en PC. CLBWrite skriver en filstruktur generert av CLBRead til flashområdet der FPGA-konfigurasjonene ligger. Ved oppstart av FPGA-en vil det nye oppsettet konfigureres opp. Systemet som er utviklet gjør at FPGA-en kan rekonfigureres helt uten behov for ekstern tilkobling eller manipulasjon. Det er FPGA-en selv som gjør hele jobben. Forskjellige moduler kan lagres og lastes inn ved behov. Systemer er testet med to moduler, en OG-port og en ELLER-port, der disse kan byttes med hverandre og endringene kan måles med et digitalt multimeter.

Dagens bildestandarder har 8-bit oppløsning per farge, noe som er lite i forhold til reelle scener man observerer i hverdagen. Det blir stadig sterkere fokus på høydynamisk bildeteknologi, og overgangen fra lavdynamisk til høydynamisk bildeteknologi er spådd å bli like stor som overgangen fra svart-hvitt til fargebilder. Siden man ikke har blitt enige om en standard for lagring og fremvisning av høydynamiske bilder, er fokuset på å komprimere de høydynamiske bildene ned til et lavdynamisk format uten å miste den visuelle informasjonen i bildet. Ved å bruke et vanlig lavdynamisk bildeformat, som for eksempel JPEG, kan de høydynamiske bildene brukes på eksisterende utstyr. I et kamerasystem vil det være ønskelig at denne kompresjonen skjer direkte i kamerabrikken, men det er foreløpig ikke rapportert om noen slike ASIC-løsninger. Denne masteroppgaven tar for seg implementasjonen av en slik ASIC-løsning, og bygger på prosjektoppgaven "Dynamikkompresjon av høydynamiske bilder" som finner den kompresjons-algoritmen som egner seg best til en hardwareimplementasjon. Først analyseres denne algoritmen før den modifiseres for å egne seg bedre til hardwareimplementasjon. Planleggingsfasen har som mål å danne bakgrunn for arkitekturløsningene som skal implementeres. En dynamikkompresjonsalgoritme er bygd opp av aritmetiske operasjoner, og spesielt logaritme er problematisk å implementere i hardware. Logaritme blir derfor viet ekstra oppmerksomhet i analysen, og de forskjellige måtene å implementere logaritme på blir utforsket for å finne den metodikken som egner seg best. Selve arbeidet dokumenteres ved å først skissere de forskjellige arkitekurene gjennom en bottom-up metodikk. Deretter beskrives undermodulene før arbeidet oppsummeres ved å beskrive de forskjellige valgene som er tatt i implementasjonsfasen. Både de visuelle og de fysiske resultatene blir så presentert, og satt i sammenheng med forskjellige applikasjoner for å vurdere om løsningen i denne masteroppgaven er konkurransedyktig. Til slutt oppsummeres diskusjonen ved å konkludere med at løsningen presentert i denne oppgaven er konkurransedyktig på ytelse og overlegen på ressursbruk sammenlignet med eksisterende løsninger. Det er fortsatt noe arbeid som kan gjøres for å perfeksjonere løsningen, og oppgaven avrundes med å beskrive videre arbeid for optimalisering.