Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores. Faculdade de Engenharia. Universidade do Porto. 2010

La presente tesis presenta el diseño de una resistencia integrada, que se requiere en el bloque de filtrado de un dispositivo médico implantable para un sistema de adquisición de señales neuronales con el fin de obtener una alta constante de tiempo y no recurrir a la utilización de resistencias externas en circuitos integrados, siendo así posible abarcar un tópico actual de diseño microelectrónico con alto nivel tecnológico. Se presentan los inconvenientes que existen para su desarrollo, métodos de diseño y los requerimientos del mismo. / Tesis

El objetivo principal de esta tesis es obtener un conjunto de implementaciones de un sistema especificado en alto nivel y bajarlo a diferentes plataformas arquitectónicas. Esto ha permitido realizar una comparación justa que incluye la cadena de diseño, metodología hacia las diversas plataformas de silicio. Esta comparación usa cuatro variables para su evaluación (el tiempo de ejecución, el área del chip, el consumo de energía y el tiempo de diseño) y produce un mapa de puntos de las diferentes implementaciones óptimas de acuerdo con un conjunto de requerimientos de operación. Se ha construido un completo IP un compresor MPEG-4 Main Profile. Este estándar de video codificación es un buen ejemplo de referencia, bastante popular en la literatura científica y es también un ejemplo adecuado de aplicación basada en flujo de datos. Por tanto, los resultados extraídos de esta tesis pueden ser extendidos a otras aplicaciones basadas en IPs con tratamiento de flujo de datos. He considerado necesario la computación de imágenes con restricciones de tiempo real. Y por tanto, se deseaba disponer del diseño más flexible posible para poder mapear las mismas especificaciones en las diferentes plataformas. Para este propósito, se ha elegido SystemC/C++ como lenguaje de descripción del sistema e idear los diferentes flujos de implementación para las diferentes arquitecturas y plataformas de silicio. Este poderoso marco de trabajo permite comparar implementaciones de una forma objetiva y razonada. Ya que nuestros resultados vienen de un αnico modelo y los diseños fueron mapeados en la misma tecnología de silicio (90nm CMOS). El resultado de este trabajo de investigación es un juego de criterios y un mapa de las soluciones disponibles sobre el espacio de funcionamiento más bien que una aserción que dice que una solución αnica es mejor que las otras. Mi intención ha sido desarrollar técnicas y formular los métodos que pueden permitir aumentar la productividad en el diseño. Este desarrollo puede ser extendido al nuevo paradigma de intercomunicación: Aquellos que usan técnicas DVFS y basadas en NoC para exploraciones e implementaciones MPSoC. Consideramos la contribución mas significativa es el desarrollo del modelo con el cual se han realizado los diversos experimentos: El compresor MPEG que se ha realizado en SystemC/C++. Se ha realizado de la forma que implementaciones mαltiples son posibles: que van desde una parte grande en HW hasta la que se carga en un VLIW. En el caso de la FPGA y el ASIC, se han realizado dos implementaciones. Hemos obtenido un conjunto de resultados para siete diferentes implementaciones con cuatro diferentes objetivos HW (FPGA, ASIC, DSP y ASIP) con diferentes arquitecturas internas, seleccionadas para obtener puntos óptimos. Esto nos da que un incremento en eficiencia del 56 % para velocidad versus 26 % en energía en la solución FSME (20% para velocidad y 57 % para energía en la solución FAST). En el caso de los ISPs, las mejoras en el código se han realizado de forma que se obtienen implementaciones mejores que las que se conseguirían con una implementación directa del código no solo mejoras en el código sino mejoras en las microarquitecturas de silicio que forman el VLIW en el caso del ASIP. Otra contribución ha sido la realización de una NoC a nivel funcional en SystemC. / The main goal of this thesis is to obtain a set of results for the implementation of a given system level application down to different architectural platforms. This allowed carrying out a fair comparison that includes to build the whole system and to complete the design chain to the diverse silicon targets. This comparison uses four variables for its evaluation (execution time, chip area, energy consumption and design time) and produces a map of different optimal implementation points according to a given set or operating requirements. I built a complete MPEG-4 MP. This standard is a well known reference example, pretty popular in the scientific literature and this compressor is also a fine example of data-flow application. Therefore, results extracted from this thesis can be extended to other data-flow applications. I considered necessary to compute image compression with real-time constraints. Hence, I would like to dispose of the most flexible design possible in order to map the same specification into the different platforms. For that purpose, I chose SystemC/C++ as description system level language and setup the different implementation flows for the different architectural and silicon platforms. This powerful framework allows comparing implementations in a reasonably objective way. Since our results come from a unique reference model and all designs were finally mapped in the same silicon technology (90nm CMOS). The result of this research work is a set of criteria and a map of the available solutions on the performance space rather than an assertion saying that a unique solution is better than others. My intention has been to develop techniques and formulate methods that increased design productivity. This development can be further applied to the new parading of implementations: those that use DVFS techniques and NoC-based MPSoc implementation explorations. We consider the most important contribution is the development of the model able to achieve the different experiments: the MPEG compressor that has been realized in SystemC/C ++. It is designed in a way that multiple implementations are possible, ranging from a large part in HW up to loaded in an accelerator as a VLIW. In case of the FPGA and ASIC, two implementations have been carried out. We obtained a set of values for seven different implementations targeting four different HW platforms (FPGA, ASIC, DSP and ASIP) with diverse internal architectures, selected to get optimal points. In the case of ASIC, we managed to end up with the layouts of the two solutions. This led to an increase in efficiency of 56 % for speed versus 26 % for energy (in FSME solution 20% for speed and 57% for energy in FAST solution). In case of the ISPs, code improvements have been accomplished to come up to more ideal solutions with regard to those who would be obtained by a direct implementation. In case of the ASIP the improvements have not only been realized in the code but also in the silicon micro architecture that form the VLIW. Other contribution is the accomplishment of a functional NoC in SystemC.

La microelectrónica y las redes de sensores se encuentran entre las áreas tecnológicas con mayor diversidad de campos de aplicación. Así, dispositivos que antiguamente no requerían nada de inteligencia, hoy en día incorporan procesadores y otros sistemas que facilitan su uso o le agregan funcionalida-des, como permitir su accionamiento a distancia o vericar su estado. En particular, la medicina es una de las disciplinas afectadas con mayor impacto asociado.Día a día, aplicaciones del campo de la tecnología e información se expanden en hospitales alrededor del mundo, encontrando desde disposi-tivos que permiten localizar un paciente dentro del hospital, hasta redes de datos que permiten revisar la historia clínica del paciente aún cuando sus tratamientos anteriores se hayan realizado en otros hospitales, clínicas o incluso consultorios privados. La motivación del presente trabajo es realizar redes de sensores hospitalarias, que incluyan diversos sistemas de medición de variables médicas en pacientes. Durante el tra-bajo realizado se investigaron los dispositivos comerciales exis-tentes para la medición de una serie de parámetros vitales básicos y se decidió abordar el diseño de circuitos integrados de bajo consumo para tres problemas en particular. El primero de ellos es un sensor destinado a la medición de presión endotraqueal en pacientes intubados. El segundo sistema diseñado tiene como función la medición de dosis de suero intravenoso en pacientes internados, así como el control de su dosificación. Finalmente, el tercer circuito consta de un sensor basado en nanotubos de carbono, destinado a la medición de agentes biológicos y gases. Todos los diseños de circuitos integrados se realizaron utilizando herramientas de diseño de esquemáticos, simulación y realización de más-caras, y los circuitos fueron fabricados utilizando un proceso de 0;5 m. Los circuitos fueron verificados en el Laboratorio de Micro y Nano Electrónica de la Universidad Nacional del Sur. / Microelectronics and sensor networks are among the most diverse technological areas of applied sciences. Devices that previously did not require any intelligence, nowadays incorporate processors and other systems that facilitate their use or add features, such as allowing their remote operation or checking their status. Medicine is one of the areas of science with greater associated impact. Day by day, information and technology applications expand in hospitals around the world, ranging from devices that locate a patient within the hospital, to dta networks that allow the revision of the patients medical history, even when previous treatments were performed at other hospi-tals, clinics or private practices.The motivation of this work is to design hospital sensor networks, including systems to measure health variables in patients. During this work, existing commercial devices for measuring a number of basic and vital parameters were investigated and it was decided to address the design of low power integrated circuits for three particular issues. The first is a sensor for the measurement of pressure in endotra-cheal intubated patients. The second design is a system for the measurement and control of the infusion of liquid substances in intravenous therapy. Finally, the third circuit consists of a sensor based on carbon nanotubes, intended for the measurement of biological agents and gases. The integrated circuits designs were made using schematic design, simulation and layout tools, and circuits were fabricated using a 0;5 m process. The circuits were tested in the Laboratorio de Micro y Nano Electrónica at the Universidad Nacional del Sur.

En los últimos años se ha producido un gran avance en el desarrollo de herramientas de diseño asistido por computador (cad) en microelectrónica, motivado en gran medida por la creciente complejidad de los circuitos integrados digitales. Este proceso ha incidido principalmente en la automatización del diseño desde el nivel lógico al layout, mientras que las etapas iniciales (especificación del algoritmo y determinación de la arquitectura) siguen dependiendo del diseñador. En la presente tesis se aborda el estudio, análisis e implementación de herramientas de síntesis de alto nivel, capaces de proponer la arquitectura del sistema digital que mejor implementa el comportamiento descrito a nivel algorítmico al tiempo que satisface una serie de restricciones impuestas por el diseñador. Los sistemas desarrollados, psal1 y psal2, parten de una descripción algorítmica en vhdl o isps y generan una arquitectura que describen en vhdl, cvs, bk o ddl, utilizando los algoritmos de síntesis de alto nivel propuestos en la tesis doctoral, la conexión de estas herramientas con sistemas de síntesis a nivel de transferencia de registros, permite disponer de una metodología de diseño automático desde el nivel algorítmico al layout.

La nueva generación de sistemas de comunicaciones digitales demanda conversores analógico-digital (ADC) de muy alta velocidad que sólo pueden ser realizados en base una arquitectura paralela de conversores temporalmente intercalados (TI-ADC). Un TI-ADC consiste en un arreglo de M ADC en paralelo que son coordinados por M fases de reloj. Como resultado, se obtiene una tasa de frecuencia de muestreo global (Fs) igual a M veces la tasa de muestreo individual de cada ADC. Sin embargo, debido a los desapareamientos entre los transistores dentro de los circuitos integrados, los canales de los TI-ADC pueden mostrar diferencias en sus diversos parámetros esenciales (por ej. desajustes de offset, ganancia y fases de muestreo). Estos desajustes pueden ser detectados y calibrados, sin embargo, el desajuste entre las fases de muestreo presenta un gran desafío en su detección y por ello representa un tema abierto de investigación. En esta Tesis se propone una nueva técnica para la detección y calibración del desajuste entre las fases de muestreo en TI-ADC para receptores digitales de fibra óptica de 40/100 Gb/s. Además, la técnica propuesta puede detectar y corregir el desapareamiento de tiempo de propagación (time-skew) entre los canales en cuadratura (I/Q) que se presenta en los receptores ópticos coherentes. Asimismo, el método de ajuste puede extenderse a otros tipos de receptores digitales que utilicen TI-ADC. La técnica propuesta se demuestra efectiva y simple ya que evita el agregado de circuitos adicionales y aprovecha la información disponible dentro del procesador digital de señales del receptor. Por otro lado, el otro aporte fundamental de la Tesis es la verificación y demostración experimental del método de calibración para TI-ADC. Para ello se diseñó un chip de TI-ADC de 2 GS/s y 6-bits que implementa 8 canales temporalmente intercalados y un total de 16 conversores de aproximaciones sucesivas asíncronicos. El diseño incorpora múltiples capacidades de calibración, incluyendo celdas de retardo programable que permiten controlar las fases del conversor. El chip se fabricó en una tecnología CMOS de 0.13μm, siendo este el primer chip en ser diseñado y enviado a fabricar desde la FCEFyNUniversidad Nacional de Córdoba. Se realizaron las mediciones del conversor y el resto de los bloques, demostrando una correcta operación según sus especificaciones de diseño. A partir de este conversor prototipo se desarrolló una plataforma de hardware y software dedicada que permitió emular un sistema de comunicaciones para la verificación de la propuesta de calibración. Finalmente la Tesis presenta diferentes ejemplos experimentales de calibración, demostrando que la técnica puede mitigar correctamente los efectos de los desajustes entre fases del conversor sobre el desempeño del receptor. / The new generation of digital communications systems demand for very high-speed analog-to-digital converters (ADC) that can be only realized with parallel architectures like time-interleaved ADC (TI-ADC). A TI-ADC includes an array of M parallel ADCs that are managed by M clock phases. As a result, the overall sampling rate (Fs) is M times the rate of each individual ADC. However, due to mismatch between transistors in integrated circuits, the channels of a TI-ADC may show differences in their essential parameters (eg. offset, gain and sampling phase mismatches). These mismatches can be detected and calibrated, however, the sampling phase mismatch detection presents a great challenge and therefore, it is an open research topic. This Thesis proposes a novel technique for detection and calibration of sampling phase mismatch in TI-ADC used for digital receivers. The technique is specially suitable for 40/100 Gb/s fiber optic receivers. However the technique can be extended to any other digital receiver that requires TI-ADC phase calibration. In addition, the proposed technique can detect and correct the time-skew error between quadrature (I/Q) channels that is typically found in optical coherent receivers. The technique proves to be effective and simple as it avoids additional circuitry and it takes advantage of the information available in the receiver digital signal processor. On the other hand, the other main contribution of this Thesis is the experimental demonstration and verification of TI-ADC calibration method. For this propose, a 2 GS/s and 6-bits TI-ADC was designed. The chip consists of 8 interleaved channels and 16 asynchronous successive approximations registers ADC. The design also includes multiple calibration capabilities, including programmable delay cells that can control each phase independently. The chip was fabricated in a 0.13μm CMOS technology process and it was the first chip to be designed and sent for manufacture from FCEFyN-Universidad Nacional de Córdoba. Measurements of prototype have demonstrated a correct operation according to its specifications. Then, based on the prototype TI-ADC and a dedicated hard-soft platform, a communications system could be emulated for experimental calibration proposes. At the end of the Thesis, several experimental calibrations examples are showed. With these measurements it can be demonstrated that the calibration method can successfully mitigate the sampling phase mismatch effects over the receiver.

En las últimas décadas se ha podido apreciar una fuerte demanda en la miniaturización de los circuitos integrados. Esta reducción de dimensiones tiene entre sus principales objetivos el desarrollo de circuitos electrónicos de bajo consumo de energía, de manera que estos sean aplicados en dispositivos electrónicos que empleen baterías de larga duración como marcapasos, aparatos auditivos, celulares, laptops, etc. Por lo tanto, estos circuitos deben cumplir con demandas tan importantes como operar con baja tensión de alimentación y bajo consumo de potencia (Low Voltage-Low Power LV-LP). Un tipo de Circuito Integrado que ha tenido que adaptarse a estas demandas son los circuitos de referencia de tensión. Este bloque es esencial en muchos sistemas analógicos y de señal mixta, ya que su tensión de salida se diseña para ser predecible y estable frente a las variaciones de temperatura, de la tensión de alimentación, del proceso de su fabricación y debería tener poca dependencia con respecto a la capacidad de carga. La presente tesis muestra el diseño de un circuito de referencia de tensión en tecnología CMOS AMS 0.35 um. Dicho circuito debería cumplir las demandas LV - LP y por ende, debería operar con una tensión de alimentación menor a 1.5 V y una disipación de potencia en el orden de los microvatios.

La presente tesis presenta el diseño de una resistencia integrada, que se requiere en el bloque de filtrado de un dispositivo médico implantable para un sistema de adquisición de señales neuronales con el fin de obtener una alta constante de tiempo y no recurrir a la utilización de resistencias externas en circuitos integrados, siendo así posible abarcar un tópico actual de diseño microelectrónico con alto nivel tecnológico. Se presentan los inconvenientes que existen para su desarrollo, métodos de diseño y los requerimientos del mismo.

El presente trabajo de investigación aborda la problemática del daño por radiación en disposi- tivos, ciruitos y sistemas microelectrónicos, situación que se presenta habitualmente cuando los mismos son utilizados en aplicaciones espaciales o nucleares. Durante el desarrollo de la tesis se propone una metodología integrada por diferentes técnicas de diseño que permiten incrementar la tolerancia a este tipo de fallas en los sistemas. Asimismo, se detallan los ensayos de radiación realizados para validar la metodología y las contribuciones aportadas en dichos procedimientos. El material presentado se articula en dos partes, dividiéndose el mismo en función del tipo de fenómeno con el que se pueden asociar los distintos tipos de fallas inducidas por radiación. En la primera parte se presenta el problema de daño acumulativo, mientras que en la segunda se trata el problema de errores producidos por fallas transitorias. En ambas partes se introduce primero la problemática, para luego pasar a detallar lo realizado paracombatir sus efectos y finalmente describir los procedimientos de validación experimental. Temas como tecnología CMOS, entorno de radiación espacial y metodología de seleción de partes para misiones espaciales han sido incor- porados en apéndices, a modo de referencia. La validez de la metodología propuesta se encuentra respaldada con la fabricaión de más de seis ciruitos integrados, donde las implementaciones físicas de los diseños fueron realizadas en diversas tecnologías modernas utilizando las técnicas propuestas. Los resultados experimentales fueron obtenidos durante la realización de diversos ensayos de irradiación en aceleradores de partículas con iones pesados y protones de alta energía. / This research deals with the issues that arise due to radiation damage in microelectronic devices, circuits and systems, a situation that occurs often in nuclear and space applications. Throughout this thesis, a method will be presented that is composed of different design techni- ques that aim to increase the system's tolerance to this type of damage. Furthermore, radiation experiments are presented which serve both to validate this methodology and also provide valua- ble contributions on the subject. The text is presented in two parts, each studying one phenomena that can be associated with acertain type of system failure induced by radiation. The first part introduces the effects ofcumulative damage while the second part deals with errors that occur due to sudden failures or conditions. Each part is structured as follows: the main problem is introduced, the possible solutions are presented and finally the experiments that validate the methods are explained. Complementary data which includes CMOS technology, space radiation environment and part selection methodology for space missions is included in the form of ap- pendixes, to provide background information. The main body of work is validated by the design and fabrication of over six different integrated circuits in several modern technologies using the proposed techniques. The results of several radiation tests were obtained in particle accelerators through the use of heavy ions and high-energy protons.

La estimación y verificación de las prestaciones de los diseños de sistemas embebidos de la forma más rápida posible al principio del proceso de diseño es un hito de gran importancia. Por ello, esta tesis propone una nueva solución basada en simulación por anotación de código fuente, que a costa de algo de precisión, permite realizar simulaciones muy rápidas con un mínimo esfuerzo de diseño. La primera tarea realizada en esta tesis ha sido extender el lenguaje SystemC para incluir primitivas de un sistema operativo de tiempo real(RTOS) que permiten la ejecución y el refinado de módulos software. La segunda parte de la tesis se ha centrado en la generación de una librería capaz de obtener datos dinámicamente sobre las prestaciones temporales de dichos sistemas a partir del código fuente, para poder verificar el cumplimiento de las características requeridas. Junto con los elementos SW se han desarrollado componentes SystemC de alto nivel capaces de modelar los elementos principales de un sistema embebido, como buses, memorias, redes de comunicaciones, etc. Por último se han desarrollado los componentes necesarios para poder incluir toda esta infraestructura en procesos de exploración automática del proceso de diseño, de forma que en base a descripciones iniciales del sistema en formato XML. La infraestructura de simulación y estimación de rendimiento ha sido desarrollada y probada en diversos proyectos europeos. / Estimating and verifying system performance of embedded designs at the beginning of the design process is a very important task. Fast estimation tools are required in order to evaluate different design possibilities, such as HW/SW partitioning or resource allocation, to verify the fulfillment of the system constraints, or to support design space exploration flows. In this context, the thesis proposes a tool capable of simulating embedded systems using source code annotation. As a consequence, fast estimations are obtained with minimal design effort, obtaining an adequate accuracy. For developing such tool several tasks has been performed. First, the SystemC language has been extended to provide the designer with a model of a real-time operating system. This model enables the correct simulation, scheduling and debugging of embedded SW. The second element added is an infrastructure capable of estimating and annotating performance information for each basic block in the source code. This infrastructure enables obtaining timed simulations of the SW. Additionally generic TLM elements have been developed to enable creating models of the HW platforms. Finally, additional components has been developed to use the proposed tool in a complete Design Space Exploration flow. The simulation infrastructure has been developed and checked in several European projects, and in collaboration with private companies.