Thesis (Ph. D.)--University of Texas at Austin, 1999. / Vita. Includes bibliographical references (leaves 168-176). Available also in a digital version from Dissertation Abstracts.

Thesis (M.S.)--Oregon State University, 2009. / Printout. Includes bibliographical references (leaves 62-63). Also available on the World Wide Web.

Circuitos integrados VLSI (Very Large Scale Integration) usando nanotecnologia demandam novos materiais, estruturas, metodologias de projeto e ferramentas de CAD para lidar com os problemas decorrentes do processo de fabricação, tais como variabilidade. Alguns tipos de concepção são mais ou menos robustos às variações de processo ou ambientais, quer sistemáticas ou aleatórias. Esta pesquisa avalia os tipos de projeto de circuitos integrados e os aspectos que podem ajudar a melhorar a capacidade de fabricação e desempenho nas futuras gerações de dispositivos. Neste contexto, é fundamental avaliar como será o comportamento da tecnologia FinFET em tecnologias além de 20nm. A tecnologia FinFET é candidata a substituir a tecnologia CMOS planar no processo de fabricação. Obter informações preditivas sobre o comportamento desta tecnologia no projeto de células é importante tanto para projetistas como para desenvolvedores de ferramentas de EDA. Esta tese explora tipos de projeto de células básicas com tecnologia FinFET. São objetivos principais a caracterização do desempenho temporal e potência, tanto dinâmica como estática, assim como a identificação dos principais parâmetros geométricos em tecnologias FinFET cuja variabilidade afete as características elétricas e a avaliação da robustez destas células aos efeitos de variabilidade de processo. A primeira contribuição deste trabalho é a exploração de tipos de projeto possíveis com a tecnologia FinFET, tais como o projeto com FinFET de 4 terminais nos estilos Short-Gate, Independent-Gate e Low-Power. Estas células foram caracterizadas e modeladas de forma a serem inseridas em um fluxo de síntese regular e comparadas com células em tecnologia bulk CMOS. A segunda contribuição deste trabalho é a identificação das principais fontes de variabilidade e a tendência de comportamento em tecnologias FinFET sub-20nm. Até o momento da elaboração deste documento, a pesquisa de estado-da-arte aponta que este foi o primeiro trabalho a investigar em nível elétrico o impacto da variabilidade em parâmetros geométricos e elétricos na potência dinâmica e estática de dispositivos FinFET sub-20nm. Finalmente, a terceira contribuição deste trabalho é quantificar a influência das flutuações da função trabalho do metal de gate em FinFETs nas tecnologias sub-20nm, traçando um panorama preditivo dos efeitos da variabilidade em tecnologias sub-20nm. / Integrated circuits VLSI (Very Large Scale Integration) using nanotechnology require new materials, structures, design methodologies and CAD tools to address the problems caused by the manufacturing process, such as variability. Some design types are more or less robust to process variations or environmental either systematic or random. This research evaluates the types and aspects of integrated circuit designs that can help to improve manufacturing capacity and performance in future generations. In this context, it is essential to assess what will be the behavior of FinFET technology technologies beyond 20nm. The FinFET technology is a candidate to replace the planar CMOS technology in the manufacturing process. To obtain predictive information about the behavior of this technology in cell design is important for both designers and developers of EDA tools. This work explores basic types of cell design with FinFET technology. Main objectives are to characterize timing and power, both dynamic and static, as well as the identification of the main geometrical parameters in FinFET technologies whose variability affects the electrical characteristics and evaluate the robustness of these cells to process variability effects. The first contribution of this work is the exploration of possible project types with FinFET technology, such as FinFET design with 4 terminals in styles Short-Gate, Independent-Gate and Low-Power. These cells were characterized and modeled in order to be inserted into one regular synthesis flow and compared with cells in bulk CMOS technology. The second contribution of this work is to identify the main sources of variability and the pattern of behavior in FinFET technology sub-20nm. By the time of this writing, the state of the art research shows that this is the first study to investigate in electrical level the variability impact of electrical and geometrical parameters in the dynamic and static power of FinFET devices sub-20nm. The third contribution of this work is to quantify the influence of metal gate workfunction fluctuations of FinFETs in sub-20nm technologies, tracing a predictive picture of the effects of variability in sub-20nm technologies.

Depuis plusieurs générations technologiques, la réduction des dimensions des transistors à effet de champ Métal-Oxyde-Semiconducteur (MOSFET) n'est plus suffisante pour augmenter à elle seule les performances des circuits intégrés. Pour les circuits logiques à partir du nœud 28 nm, l'architecture planaire sur silicium massif a été abandonnée au profit de structures à canaux entièrement désertés (Fully Depleted). Malgré l'avantage apporté par la fabrication de ces transistors (FinFET ou Fully Depleted Silicon On Insulator FDSOI planaire), l'introduction et l'optimisation des contraintes mécaniques dans le canal restent indispensables. Ce travail de recherche présente l'intégration de divers procédés de fabrication permettant de contraindre les MOSFET planaires sur SOI. L'efficacité des couches de nitrure (CESL) contraints, de l'épitaxie des source/drain en SiGe, des substrats de silicium contraints sur isolant (sSOI) ainsi que l'effet de l'orientation du canal a été mesurée pour des longueurs de grille jusque 14 nm. L'intégration de MOSFET à grille damascène (gate-last) a également été développée sur SOI. En particulier, l'intérêt de ce type de grille pour ajuster la tension de seuil et pour optimiser les contraintes a été étudié. Finalement des perspectives sont présentées pour le nœud 10 nm. Des simulations mécaniques ont permis de valider une structure innovante permettant un transfert de contraintes depuis une couche de SiGe enterrée vers le canal. Par ailleurs, une intégration basée sur un procédé d'espaceurs sacrificiels (SIT) est présentée. Celle-ci permet de fabriquer des transistors à forte densité sur SOI. / Since several technological nodes, the scaling of Metal-Oxide-Semiconductor field effect transistors (MOSFET) alone is not sufficient to increase performances of integrated circuits. For numerical circuits beyond the 28 nm node, the planar architecture on bulk silicon has been discarded in favor of structures with fully depleted channels. Despite the advantage of such transistors (FinFET or planar Fully Depleted Silicon On Insulator FDSOI), the use and the optimization of mechanical stress in the channel remains mandatory. This study presents the integration of various fabrication processes allowing to stress planar MOSFET on SOI. The efficiency of stressed nitride layers (CESL), of SiGe epitaxially raised source/drain (RSD) regions, of strained silicon on insulator (sSOI) substrates as well as the effect of the channel orientation has been measured for gate lengths down to 14 nm. The integration of replacement metal gate (gate-last) has been developed on SOI. Particularly, the interest of this kind of gate for threshold voltage adjustment and for stress optimization has been studied. Finally, perspectives for the 10 nm node are presented. Mechanical simulations enabled to validate an innovative structure which transfers stress from a buried SiGe layer to the channel. Moreover, an integration based on sacrificial spacers (SIT) is presented. It enables to fabricate high density transistors on SOI.

Circuitos integrados VLSI (Very Large Scale Integration) usando nanotecnologia demandam novos materiais, estruturas, metodologias de projeto e ferramentas de CAD para lidar com os problemas decorrentes do processo de fabricação, tais como variabilidade. Alguns tipos de concepção são mais ou menos robustos às variações de processo ou ambientais, quer sistemáticas ou aleatórias. Esta pesquisa avalia os tipos de projeto de circuitos integrados e os aspectos que podem ajudar a melhorar a capacidade de fabricação e desempenho nas futuras gerações de dispositivos. Neste contexto, é fundamental avaliar como será o comportamento da tecnologia FinFET em tecnologias além de 20nm. A tecnologia FinFET é candidata a substituir a tecnologia CMOS planar no processo de fabricação. Obter informações preditivas sobre o comportamento desta tecnologia no projeto de células é importante tanto para projetistas como para desenvolvedores de ferramentas de EDA. Esta tese explora tipos de projeto de células básicas com tecnologia FinFET. São objetivos principais a caracterização do desempenho temporal e potência, tanto dinâmica como estática, assim como a identificação dos principais parâmetros geométricos em tecnologias FinFET cuja variabilidade afete as características elétricas e a avaliação da robustez destas células aos efeitos de variabilidade de processo. A primeira contribuição deste trabalho é a exploração de tipos de projeto possíveis com a tecnologia FinFET, tais como o projeto com FinFET de 4 terminais nos estilos Short-Gate, Independent-Gate e Low-Power. Estas células foram caracterizadas e modeladas de forma a serem inseridas em um fluxo de síntese regular e comparadas com células em tecnologia bulk CMOS. A segunda contribuição deste trabalho é a identificação das principais fontes de variabilidade e a tendência de comportamento em tecnologias FinFET sub-20nm. Até o momento da elaboração deste documento, a pesquisa de estado-da-arte aponta que este foi o primeiro trabalho a investigar em nível elétrico o impacto da variabilidade em parâmetros geométricos e elétricos na potência dinâmica e estática de dispositivos FinFET sub-20nm. Finalmente, a terceira contribuição deste trabalho é quantificar a influência das flutuações da função trabalho do metal de gate em FinFETs nas tecnologias sub-20nm, traçando um panorama preditivo dos efeitos da variabilidade em tecnologias sub-20nm. / Integrated circuits VLSI (Very Large Scale Integration) using nanotechnology require new materials, structures, design methodologies and CAD tools to address the problems caused by the manufacturing process, such as variability. Some design types are more or less robust to process variations or environmental either systematic or random. This research evaluates the types and aspects of integrated circuit designs that can help to improve manufacturing capacity and performance in future generations. In this context, it is essential to assess what will be the behavior of FinFET technology technologies beyond 20nm. The FinFET technology is a candidate to replace the planar CMOS technology in the manufacturing process. To obtain predictive information about the behavior of this technology in cell design is important for both designers and developers of EDA tools. This work explores basic types of cell design with FinFET technology. Main objectives are to characterize timing and power, both dynamic and static, as well as the identification of the main geometrical parameters in FinFET technologies whose variability affects the electrical characteristics and evaluate the robustness of these cells to process variability effects. The first contribution of this work is the exploration of possible project types with FinFET technology, such as FinFET design with 4 terminals in styles Short-Gate, Independent-Gate and Low-Power. These cells were characterized and modeled in order to be inserted into one regular synthesis flow and compared with cells in bulk CMOS technology. The second contribution of this work is to identify the main sources of variability and the pattern of behavior in FinFET technology sub-20nm. By the time of this writing, the state of the art research shows that this is the first study to investigate in electrical level the variability impact of electrical and geometrical parameters in the dynamic and static power of FinFET devices sub-20nm. The third contribution of this work is to quantify the influence of metal gate workfunction fluctuations of FinFETs in sub-20nm technologies, tracing a predictive picture of the effects of variability in sub-20nm technologies.

Este trabalho teve como objetivo principal o estudo de técnicas de nanofabricação aplicadas a filmes semicondutores do grupo 111-V, crescidos pela técnica de epitaxia por feixe molecular. Padrões, visando o domínio da técnica e a produção de nano-estruturas foram criados em filmes de GaAs utilizando-se a técnica de litografia por feixe de elétrons e ataques químicos. Os padrões foram gerados a partir de um software especial de controle que, acoplado ao microscópio eletrônico de varredura, através de uma interface, permite o controle externo da varredura x-y do feixe de elétrons. Estudamos o comportamento da espessura do filme de elétron-resiste poli (metacrilato de metila) (PMMA) em função da temperatura, aplicando soluções com pesos moleculares variados sobre filmes semicondutores, dissolvidos em Xileno, Monoclorobenzeno e Acetona. Investigamos o uso do ultra-som nos processos de revelação do PMMA e no ataque químico de superfícies de GaAs. Através da análise do ataque químico empregando várias formulações a base de ácidos em GaAs (100) e (3 1 l)A e B, determinamos a velocidade de ataque em cada caso, classificando as propriedades obtidas para a superfície. Em GaAs (100) avaliamos a dependência entre a rugosidade da face atacada e o tempo de ataque para uma solução de NH4OH:H2O (pH=7). Os resultados por nós obtidos formam um conjunto de dados que servirão de apoio a trabalhos futuros, desenvolvidos em nano-fabricação aplicada a filmes de GaAs, crescido em planos diferentes do (100). / This work had as main objective the study of nanofabrication techniques applied to thin semiconductor 111-V films, grown by molecular beam epitaxy. Patterns were generated to verifying the domain of the technique in the production of nanostructures in GaAs films, by means of chemical attack and electro-lithography. The patterns were generated with special software that connects the electronic microscope(Leo 440), through an interface that allows the externa1 control of the x-y sweeping for the electron beam. We studied the behaviour of the thickness of the electron-resists films of poly-methyl-metacrilate in hnction of the Spinner rotation, applying solutions with varied molecular weights on semiconductor films, dissolved in Xilene, Monoclorobenzene and Acetone. We investigated the use of the ultra-sound in the processes of revelation of PMMA and in the chemical attack of surfaces of GaAs. Through the analysis of the chemical attack using severa1 formulations of acids in GaAs (100) and (311)A and B, we determined the attack rate in each case, classifying the properties obtained for the surface. In GaAs (100) we evaluated the dependence between the nano-rugosity of the attacked face with the time of attack for a solution of NH4OH:H2O2 (pH=7). The results obtained by us form a group of data that will support future works, to be developed in nanofabrication applied to GaAs thin films grown in plans different from the (100).

Circuitos integrados VLSI (Very Large Scale Integration) usando nanotecnologia demandam novos materiais, estruturas, metodologias de projeto e ferramentas de CAD para lidar com os problemas decorrentes do processo de fabricação, tais como variabilidade. Alguns tipos de concepção são mais ou menos robustos às variações de processo ou ambientais, quer sistemáticas ou aleatórias. Esta pesquisa avalia os tipos de projeto de circuitos integrados e os aspectos que podem ajudar a melhorar a capacidade de fabricação e desempenho nas futuras gerações de dispositivos. Neste contexto, é fundamental avaliar como será o comportamento da tecnologia FinFET em tecnologias além de 20nm. A tecnologia FinFET é candidata a substituir a tecnologia CMOS planar no processo de fabricação. Obter informações preditivas sobre o comportamento desta tecnologia no projeto de células é importante tanto para projetistas como para desenvolvedores de ferramentas de EDA. Esta tese explora tipos de projeto de células básicas com tecnologia FinFET. São objetivos principais a caracterização do desempenho temporal e potência, tanto dinâmica como estática, assim como a identificação dos principais parâmetros geométricos em tecnologias FinFET cuja variabilidade afete as características elétricas e a avaliação da robustez destas células aos efeitos de variabilidade de processo. A primeira contribuição deste trabalho é a exploração de tipos de projeto possíveis com a tecnologia FinFET, tais como o projeto com FinFET de 4 terminais nos estilos Short-Gate, Independent-Gate e Low-Power. Estas células foram caracterizadas e modeladas de forma a serem inseridas em um fluxo de síntese regular e comparadas com células em tecnologia bulk CMOS. A segunda contribuição deste trabalho é a identificação das principais fontes de variabilidade e a tendência de comportamento em tecnologias FinFET sub-20nm. Até o momento da elaboração deste documento, a pesquisa de estado-da-arte aponta que este foi o primeiro trabalho a investigar em nível elétrico o impacto da variabilidade em parâmetros geométricos e elétricos na potência dinâmica e estática de dispositivos FinFET sub-20nm. Finalmente, a terceira contribuição deste trabalho é quantificar a influência das flutuações da função trabalho do metal de gate em FinFETs nas tecnologias sub-20nm, traçando um panorama preditivo dos efeitos da variabilidade em tecnologias sub-20nm. / Integrated circuits VLSI (Very Large Scale Integration) using nanotechnology require new materials, structures, design methodologies and CAD tools to address the problems caused by the manufacturing process, such as variability. Some design types are more or less robust to process variations or environmental either systematic or random. This research evaluates the types and aspects of integrated circuit designs that can help to improve manufacturing capacity and performance in future generations. In this context, it is essential to assess what will be the behavior of FinFET technology technologies beyond 20nm. The FinFET technology is a candidate to replace the planar CMOS technology in the manufacturing process. To obtain predictive information about the behavior of this technology in cell design is important for both designers and developers of EDA tools. This work explores basic types of cell design with FinFET technology. Main objectives are to characterize timing and power, both dynamic and static, as well as the identification of the main geometrical parameters in FinFET technologies whose variability affects the electrical characteristics and evaluate the robustness of these cells to process variability effects. The first contribution of this work is the exploration of possible project types with FinFET technology, such as FinFET design with 4 terminals in styles Short-Gate, Independent-Gate and Low-Power. These cells were characterized and modeled in order to be inserted into one regular synthesis flow and compared with cells in bulk CMOS technology. The second contribution of this work is to identify the main sources of variability and the pattern of behavior in FinFET technology sub-20nm. By the time of this writing, the state of the art research shows that this is the first study to investigate in electrical level the variability impact of electrical and geometrical parameters in the dynamic and static power of FinFET devices sub-20nm. The third contribution of this work is to quantify the influence of metal gate workfunction fluctuations of FinFETs in sub-20nm technologies, tracing a predictive picture of the effects of variability in sub-20nm technologies.

Orientadores: Jacobus Willibrordus Swart, Jader Alves de Lima Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-18T14:24:01Z (GMT). No. of bitstreams: 1 Pimenta_WallaceAlane_M.pdf: 1696709 bytes, checksum: 2f32b6a38a0f8cb824562743faee308d (MD5) Previous issue date: 2011 / Resumo: Este trabalho envolve o estudo de uma nova arquitetura para filtros integrados com freqüência de corte em sub-hertz, orientado para aplicações na área biomédica, possuindo requisitos como baixo consumo e baixa tensão de operação. Devido a sua aplicação também em sistemas implantáveis, o circuito deve operar com tensão de alimentação variando de 0,9V até 1,6V. Para as aplicações envolvendo circuitos implantáveis, as variações de temperatura não são críticas, embora o circuito tenha sido projetado para uma variação de 0°C até 100°C. Este estudo engloba análise, projeto, simulação, fabricação e caracterização experimental do filtro, sendo também testado com um modelo de sinal de eletrocardiograma (ECG). O filtro proposto é do tipo gm-C e se utiliza do controle da impedância vista pela fonte de um transistor NMOS para o ajuste da freqüência de corte. Comparativamente a outras topologias, possui vantagens como o simples controle da freqüência de corte, além da facilidade de imposição de uma tensão de modo-comum. Em termos de desvantagens, uma das principais está no fato de haver distorções significativas para sinais de alta amplitude (tipicamente acima de algumas dezenas de mili-volts). Na maioria das aplicações biomédicas, ou mesmo, por exemplo, sinais de origem sísmica, onde ambos possuem componentes de freqüência bem baixas, as amplitudes são de baixa magnitude. O principal parâmetro testado no circuito foi a freqüência de corte e seu ajuste com a corrente de polarização. Ainda, de forma a testar a capacidade do circuito de processar um sinal sem distorção, impondo um modo comum ao mesmo, foi utilizado o padrão adotado pela norma européia CENELEC (European Committee for Electrotechnical Standardization) para o sinal de ECG. No desenvolvimento foram utilizadas técnicas de projeto para circuitos de baixa potência, assim como utilização do modelo compacto ACM (Advanced Compact Model) para dimensionamento e cálculos manuais, obtendo-se expressões simples para a freqüência de corte. Fatores importantes para este tipo de projeto como correntes de fuga e nível de inversão do canal foram considerados, assim como as influências das capacitâncias parasitas. As correntes de fuga possuem um modelamento muitas vezes questionável e impreciso. Deste modo, de forma a obter uma idéia clara das fugas envolvidas, duzentos transistores NMOS unitários (0,8?m/10?m) foram colocados em paralelo para medir a fuga nas junções em função da temperatura e tensão reversa de polarização. Os dados obtidos de dez amostras de um mesmo lote mostraram um comportamento dentro do esperado. A média medida das correntes de fuga de um transistor unitário para as temperaturas de 27°C e 85°C foram respectivamente 46fA e 3,4pA. Dois filtros foram projetados para obter uma maior flexibilidade nos testes. Ambos os filtros se utilizam de uma fonte de corrente proporcional à temperatura (PTAT) única de valor típico medido igual a 5,65nA como polarização. Cada filtro se utiliza de um OP-AMP para impor o modo-comum e um divisor de corrente de Bult, obtendo-se uma corrente da ordem de pA para polarizar o filtro propriamente dito. O primeiro filtro usa a própria corrente de PTAT para polarização do nó de entrada que define a freqüência de corte. Com isto, é possível uma compensação de primeira ordem para sua variação com temperatura. O segundo filtro possui uma entrada de corrente independente, de forma que a mesma pode ser alterada externamente, possibilitando verificar a variação da freqüência de corte em função da polarização. A verificação funcional dos sub-circuitos que constituem o filtro, assim como todo o sistema, foi realizada utilizando-se simuladores SMASH/PSPICE/Cadence com modelos Bsim3v3, considerando-se a variação dos parâmetros de processo e intervalo de temperatura de 0ºC à 100ºC. O layout do circuito foi realizado através do programa Cadence, e possui uma área efetiva de 0,263mm2 para os dois filtros. A fabricação foi feita na foundry da AMS, usando-se tecnologia CMOS 0,35?m. A caracterização experimental envolveu análise da freqüência de corte, fugas em junções, resposta a um sinal de ECG, consumo e, comportamento com relação à tensão de alimentação. Resultados experimentais para a freqüência de corte do primeiro filtro, em dez amostras, resultaram em uma média de 2,38Hz e desvio padrão de 0,32Hz. A corrente de referência PTAT apresentou uma média de 6,90nA e um desvio padrão de 1,04nA. O comportamento PTAT da mesma pôde ser observado experimentalmente (de forma indireta) na faixa de 27°C à 85°C. A freqüência de corte em função da corrente de polarização foi analisada usando-se o segundo filtro, que confirmou a dependência linear por quase uma década de variação da corrente de entrada. Também, as respostas aos padrões de sinal de ECG de baixa e alta amplitude foram analisadas com sucesso no primeiro filtro. O trabalho teve seus objetivos alcançados, realizando etapas de especificação, projeto, layout e caracterização. Os resultados experimentais obtidos estão dentro do esperado, validando a arquitetura proposta de um filtro passa-altas, totalmente integrado, com freqüência de corte em sub-hertz / Abstract: This work aims the study of a new topology for integrated filters with cut-off frequencies around sub-hertz, oriented to biomedical applications, having requisites as low consumption and low voltage operation. Due to its application also in implantable systems, the circuit must operate with supply voltage varying from 0.9V to 1.6V. For applications involving implantable circuits, temperature variations are not critical, although this circuit was designed for an operation from 0ºC to 100ºC. This study conducts analyses, design, simulation, fabrication and experimental characterization of the filter, being tested with an electrocardiogram signal (ECG). The proposed filter is a gm-C type and uses the control of the impedance seen from the source of a NMOS transistor to adjust the cut-off frequency. Comparatively to other topologies, it has advantages as simple cut-off frequency control and its easiness to impose a common-mode voltage. As drawbacks, one of the most significant is in the fact of having significant distortions with high amplitude signals (tipically above some tens of milli-volts). In most biomedical applications, or even signals with a seismic origin, for example, where both have very low frequency components, their amplitudes are low in magnitude. The main tested parameter in the circuit was the cut-off frequency and its adjustment with the biasing current. Besides, as a test for the circuit capability of processing a signal without distortion, while imposing it a common-mode, it was used a standard from an European norm called CENELEC (European Committee for Electrotechnical Standardization) for the ECG signal. In the development were used design techniques for low power circuits, as well as the use of the compact model ACM (Advanced Compact Model) for dimensioning and hand calculations, getting simple expression for the cut-off frequency. Important factors for this kind of project as leakage current and channel inversion level were considered, also the influence of stray capacitances. The leakage current has a doubtful and imprecise modeling. Herewith, as a way to get a better idea of leakage values involved, two hundred unity NMOS transistors (0,8?m/10?m) were placed in parallel in order to measure the junction leakages as a function of temperature and reverse voltage biasing. The obtained data for ten samples of a single batch showed a behavior as expected. The mean value for the leakage currents of a unity transistor for temperatures between 27ºC and 85ºC were repectivelly, 46fA and 3.4pA. Two filters were designed to obtain a larger flexibility during the tests. Both filters use a unique PTAT current source with measured typical value equal to 5,65nA as biasing. Each filter uses an OP-AMP to impose a common-mode voltage and a Bult current divider, getting a current with a magnitude of pA to bias the filter itself. The first filter uses the proportional to temperature (PTAT) current directly from source to bias the input branch that defines the cut-off frequency. The second filter has and independent input, so that it can be changed externally, allowing to verify the cut-off frequency as a function of biasing current. The functional verification of the sub-circuits that build-up the filter, as the whole system, was performed using simulators SMASH/PSPICE/Cadence with Bsim3v3 models, considering the process parameters variations and temperature interval from 0ºC to 100ºC. The circuit layout was developed through Cadence program, and has an effective area of 0,263mm2 for both filters. The fabrication was done on AMS foundry, using the CMOS 0.35?m technology. The experimental characterization considered cut-off frequency analysis, junction leakages, response to an ECG signal, consumption and, behavior with respect to supply voltage. Experimental results for cut-off frequency of the first filter, on ten samples, resulted in a mean value of 2.38Hz with a standard deviation of 0.32Hz. The PTAT current presented a mean value of 6.90nA with 1.04nA of standard deviaton. The PTAT behavior of this current could be experimentally observed on range of 27ºC to 85ºC. The cut-off frequency as a function of biasing current was analyzed using the second filter, which confirmed the linear dependency for almost a decade of input current variation. Also, the responses to ECG standard signals of low and high amplitudes were analyzed successfully on the first filter. This work has achieved its purpose, making specifications stages, design, layout and characterization. The experimental results obtained are within expected, validating the proposed architecture of a high-pass filter, fully integrated, with cut-off frequency in sub-hertz / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: José Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-18T14:08:46Z (GMT). No. of bitstreams: 1 Tercariol_WalterLuis_M.pdf: 969536 bytes, checksum: ef254c40a948622d6670f2ff90bee6dd (MD5) Previous issue date: 2011 / Resumo: Esse trabalho visa conceber um circuito baseado na teoria e técnica translinear a fim de ser utilizado na camada física de geração de pulsos de transmissão de dados chamado LIN "Local Interconect Network" difundido largamente na indústria automotiva e utilizado como protocolo de transmissão de dados de baixa velocidade 10kbit/seg ou 20kbit/seg em anel. Esse projeto será parte integrante da malha de controle analógico dessa camada física afim de gerar transições previamente estabelecidas com taxas de subida e descida constantes em 1 Volt por micro segundo (1V/us). O projeto consiste em desenvolver um gerador de pulsos de relógio "clock" utilizando um oscilador de relaxação com corrente de referencia gerada por um circuito translinear. A implementação do circuito será em tecnologia BiCMOS trabalhando na especificação automotiva de VBAT de 6 V a 40 V e variação de temperatura de -40ºC a 150ºC e devera ser capaz de gerar uma frequência inversamente proporcional a variação positiva da bateria convertendo-se em pulsos finitos de "clock" por intermédio de um oscilador de relaxação que realimentara o sistema de controle ao qual gerencia a "forca" a ser aplicada ao barramento LIN a qual varia de 1k Ohm/1nF a 500Ohm/10nF / Abstract: A novel technique to control the LIN (Local Interconnect Network) bus slew rate transitions in automotive environment, where large fluctuations of the battery voltage are present, is reported. A bipolar translinear circuit generates a non-linear current that is used to modulate a MOS relaxation oscillator, producing a clock frequency that delivers a constant number of pulses during the LIN bus digital signal transition. This frequency modulated clock when applied to a digitally controlled analogue wave-shape driver results in a LIN bus digital transition at 10kBit/s or 20kBit/s with a slew-rate that is constant and independent of the car battery voltage. Experimental results measured in an IC implemented in a BiCMOS process showed that constant slew-rate transition of 1 V /us is obtained for battery voltages varying from 6 V to 40 V, over the temperature range of -40ºC to 150ºC / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

ALICE (A Large Ion Collider Experiment) is the heavy-ion experiment at the Large Hadron Collider (LHC) at CERN. As an important part of its upgrade plans, the ALICE experiment will schedule the installation of a new Inner Tracking System (ITS) during the Long Shutdown 2 (LS2) of the LHC. The new ITS layout will consist of seven concentric layers, ¿ 12.5 Gigapixel camera covering about 10m2 with Monolithic Active Pixel Sensors (MAPS). This choice of technology has been guided by the tight requirements on the material budget of 0.3% X/X0 per layer for the three innermost layers and backed by the significant progress in the field of MAPS in recent years. The technology initially chosen for the ITS upgrade is the TowerJazz 180 nm CMOS Technology. It offers a standard epitaxial layer of 15 - 18 µm with a resistivity between 1 and 5 k¿ cm¿1 and a gate oxide thickness below 4 nm, thus being more robust to Total Ionizing Dose (TID). The main subject of this thesis is to implement a novel digital pixel readout architecture for MAPS. This thesis aims to study this novel readout architecture as an alternative to the rolling-shutter readout. However, this must be investigated through the study of several chip readout architectures during the R&D phase. Another objective of this thesis is the study and characterization of TowerJazz, if it meets the Non-Ionizing Energy Loss (NIEL) and Single Event Effects (SEE) of the ALICE ITS upgrade program. Other goals of this thesis are: ¿ Implementation of the top-down flow for this CMOS process and the design of multiple readouts for different prototypes up to the assembly of a full-scale prototype. xvii Abstract ¿ Characterization of the radiation hardness and SEE of the chips submitted to fabrication. ¿ Characterization of full custom designs using analog simulations and the generation of digital models for the simulation chain needed for the verification process. ¿ Implementation and study of different digital readouts to meet the ITS upgrade program in integration time, pixel size and power consumption, from the conceptual idea, production and fabrication phase. Chapter 1 is a brief overview of CERN, the LHC and the detectors complex. The ALICE ITS will be explained, focusing on the ITS upgrade in terms of detector needs and design constraints. Chapter 2 explains the properties of silicon detectors and the detector material and the principles of operation for MAPS. Chapters 3 and 4 describe the ALPIDE prototypes and their readout based on MAPS; this forms the central part of this work, including the multiple families of pixel detectors fabricated in order to reach the final design for the ITS. The ALPIDE3/pALPIDE3B chip, the latest MAPS chip designed, will be explained in detail, as well focusing in the matrix digital readout. In chapter 5 the noise measurements and its characterization are presented including a brief summary of detector response to irradiation with soft X-rays, sources and particle beams. / El sub detector ITS (Inner Tracking System) del detector ALICE (A Large Ion Collider Experiment) es un detector de vértice y es el detector mas cercano al punto de interacción. Se encuentra conformado por 3 tipos de subdetectores, dos capas de pixel de silicio (Silicon Pixel Detectors), 2 capas de acumulación de silicio (Silicon Drift Detectors) y 2 capas de banda de Silicio (Silicon Strip Detectors). La función primaria del ITS es identificar y rastrear las partículas de bajo momentum transversal. El detector ITS en sus dos capas más internas están equipadas con sensores de silicio basados en píxeles híbridos. Para reemplazar esta tecnología de Píxeles, el detector ITS actual será reemplazado por un nuevo detector de una sola tecnología, ampliando su resolución espacial y mejorando el rastreo de trazas. Este nuevo detector constará de siete capas de sensores de píxeles activos monolíticos (MAPS), las cuales deberán satisfacer los requerimientos de presupuesto de materiales y ser tolerantes a mayores niveles de radiación para los nuevos escenarios de incrementos de luminosidad y mayores tasas de colisiones. Los sensores MAPS que integran el sensor de imagen y los circuitos de lectura se encuentran en la misma oblea de silicio, tienen grandes ventajas en una buena resolución de posición y un bajo presupuesto material en términos de bajo coste de producción. TowerJazz ofrece la posibilidad de una cuádruple-WELL aislando los transistores pMOS que se encuentran en la misma nWELL evitando la competencia con el electrodo de recolección, permitiendo circuitos mas complejos y compactos para ser implementados dentro de la zona activa y además posee una capa epitaxial de alta resistividad. Esta tecnología proporciona una puerta de óxido muy delgado limitando el daño superficial por la radiación haciéndolo adecuado para su uso denxiii Resúmen tro del experimento ALICE. En los últimos cuatro años se ha llevado a cabo una intensiva I+D en MAPS en el marco de la actualización del ITS de ALICE. Varios prototipos a pequeña escala se han desarrollado y probado exitosamente con rayos X, fuentes radioactivas y haces de partículas. La tolerancia a la radiación de ALICE ITS es moderada con una tolerancia de irradiación TID de 700 krad y NIEL de 1 × 1013 1 MeV neqcm¿2 , MAPS es una opción viable para la actualización del ITS. La contribución original de esta tesis es la implementación de una nueva arquitectura digital de lectura de píxeles para MAPS. Esta tesis presenta un codificador asíncrono de direcciones (arquitectura basada en la supresión de ceros transmitiendo la dirección de los píxeles excitados denominada PADRE) para la arquitectura ALPIDE, el autor también hizo una contribución significativa en el ensamblaje y veri- ficación de circuitos. PADRE es la principal investigación del autor, basada en un codificador de prioridad jerárquica de cuatro entradas y es una alternativa a la arquitectura de lectura rolling-shutter. Además de los prototipos a pequeña escala, también se han desarrollado prototipos a escala completa a las necesidades del detector ITS (15 mm y 30 mm) empleando un nuevo circuito de lectura basado en la versión personalizada del circuito PADRE. El pALPIDEfs fue el primer prototipo a escala completa y se caracterizó obteniendo un tiempo de lectura de la matriz por debajo de 4 µs y un consumo de energía en el orden de 80 mWcm¿2 . En general, los resultados obtenidos representan un avance significativo de la tecnología MAPS en cuanto al consumo de energía, velocidad de lectura, tiempo de recolección de carga y tolerancia a la radiación. El sensor pALPIDE2 ha demostrado ser una opción muy atractiva para el nuevo detector ITS, satisfaciendo los requerimientos en términos de eficiencia de detección, fake-hit rate y resolución de posición, ya que su rendimiento no puede alcanzarse mediante prototipos basados en la arquitectura de lectura tradicionales como es / El subdetector ITS (Inner Tracking System) del detector ALICE (A Large Ion Collider Experiment) és un detector de vèrtex i és el detector mes proper al punt d'interacció. Es troba conformat per 3 tipus de subdetectors, dues capes de píxel de silici (Silicon Pixel Detectors), 2 capes d'acumulació de silici (Silicon Drift Detectors) i 2 capes de banda de Silici (Silicon Strip Detectors). La funció primària del ITS és identificar i rastrejar les partícules de baix moment transversal. El detector ITS en les seues dues capes més internes estan equipades amb sensors de silici basats en píxels híbrids. Per a reemplaçar aquesta tecnologia de Píxels, el detector ITS actual serà reemplaçat per un nou detector d'una sola tecnologia, ampliant la seua resolució espacial i millorant el rastreig de traces. Aquest nou detector constarà de set capes de sensors de píxels actius monolítics (MAPS), les quals hauran de satisfer els requeriments de pressupost de materials i ser tolerants a majors nivells de radiació per als nous escenaris d'increments de lluminositat i majors taxes de col·lisions. Els sensors MAPS que integren el sensor d'imatge i els circuits de lectura es troben en la mateixa hòstia de silici, tenen grans avantatges en una bona resolució de posició i un baix pressupost material en termes de baix cost de producció. TowerJazz ofereix la possibilitat d'una quàdruple-WELL aïllant els transistors pMOS que es troben en la mateixa nWELL evitant la competència amb l'elèctrode de recol·lecció, permetent circuits mes complexos i compactes per a ser implementats dins de la zona activa i a més posseeix una capa epitaxial d'alta resistivitat. Aquesta tecnologia proporciona una porta d'òxid molt prim limitant el dany superficial per la radiació fent-ho adequat per al seu ús dins de l'- experiment ALICE. En els últims quatre anys s'ha dut a terme una intensiva R+D en MAPS en el marc de l'actualització del ITS d'ALICE. Diversos prototips a petita escala s'han desenvolupat i provat ix Resum reeixidament amb rajos X, fonts radioactives i feixos de partícules. La tolerància a la radiació d'ALICE ITS és moderada amb una tolerància d'irradiació TID de 700 krad i NIEL d'1× 1013 1MeV neqcm¿2 , MAPS és una opció viable per a l'actualització del ITS. La contribució original d'aquesta tesi és la implementació d'una nova arquitectura digital de lectura de píxels per a MAPS. Aquesta tesi presenta un codificador asíncron d'adreces (arquitectura basada en la supressió de zeros transmetent l'adreça dels píxels excitats denominada PADRE) per a l'arquitectura ALPIDE, l'autor també va fer una contribució significativa en l'assemblatge i verificació de circuits. PADRE és la principal recerca de l'autor, basada en un codificador de prioritat jeràrquica de quatre entrades i és una alternativa a l'arquitectura de lectura rolling-shutter. A més dels prototips a petita escala, també s'han desenvolupat prototips a escala completa a les necessitats del detector ITS (15 mm i 30 mm) emprant un nou circuit de lectura basat en la versió personalitzada del circuit PADRE. El pALPIDEfs va ser el primer prototip a escala completa i es va caracteritzar obtenint un temps de lectura de la matriu per sota de 4 µs i un consum d'energia en l'ordre de 80 mWcm¿2 . En general, els resultats obtinguts representen un avanç significatiu de la tecnologia MAPS quant al consum d'energia, velocitat de lectura, temps de recol·lecció de càrrega i tolerància a la radiació. El sensor pALPIDE2 ha demostrat ser una opció molt atractiva per al nou detector ITS, satisfent els requeriments en termes d'eficiència de detecció, fake-hit rate i resolució de posició, ja que el seu rendiment no pot aconseguir-se mitjançant prototips basats en l'arquitectura de lectura tradicionals com és el rolling-shutter dissenyat en la mateixa tecnologia. Per aquesta raó, la R+D en els prototips ALPIDE ha continuat amb l'objectiu d'optimitza / Marín Tobón, CA. (2017). PADRE pixel read-out architecture for Monolithic Active Pixel Sensor for the new ALICE Inner Tracking System in TowerJazz 180 nm technolog [Tesis doctoral no publicada]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/86154 / TESIS