The research object- the customs policy of the Republic of Lithuania. The research aim- to determine the changes in customs policy after Lithuania Joined EU. The objectives: 1) to research theoretical foundation of customs- to determine customs conception, functions, to estimate their significance and features of classification, to present the instrumentation of customs; 2) to do the analysis of Lithuania foreign trade and customs policy by joining the EU. 3) analize and evaluate the customs policy and overseas trade after Lithuania has become a EU member country. 4) anticipate the perspectives of customs policy implemented by Lithuania after joining the EU. Research methods- the analysis and synthesis of economical literature, logical abstraction, the methods of comparison, grouping and graphic modeling, interpretation and estimation of statistics. The scientific and economic literature, the regulation of the European community, also the law certificate of the Republic of Lithuania was explored in order to gain the main purpose. There were analyzed the reports of Foreign Office, the department of statistic, which is related to the government of the Republic of Lithuania next to the Board of exchequer. There were introduced the peculiarities of foreign customs and determined changes in trade treatment after joining the E.U.

CAPES / Códigos corretores de erros estão presentes em quase todos os sistemas modernos de comunicação e armazenamento de dados. Erros durante essas operações são praticamente inevitáveis devido a ruído e interferências nos meios de comunicação e degradação dos meios de armazenamento. Quando um sistema exige alto desempenho, os correspondentes algoritmos (codificador e decodificador) são implementados em hardware. O projeto de pesquisa apresentado nesta tese, um chip dedicado para uma nova família de decodificadores baseados em conjuntos de informação, é parte de um amplo projeto que visa obter um decodificador com desempenho semelhante à decodificação de máxima verossimilhança (MLD), porém com hardware muito mais simples, demonstrando assim que o uso dessa técnica (decodificação por conjuntos de informação), até então proibitiva devido à complexidade do hardware, poderia tornar-se viável. Visando simplificar o hardware, o primeiro passo foi modificar o algoritmo original de Dorsch para reduzir o número de ciclos de clock necessários para decodificar uma mensagem. As principais modificações realizadas foram na redução de Gauss-Jordan e no número de palavras-código candidatas, consideravelmente reduzidas em relação ao algoritmo original de Dorsch. Este algoritmo modificado foi primeiramente implementado utilizando linguagem de descrição de hardware e avaliado em diferentes famílias de FPGAs, onde demonstrou-se o mesmo ser viável, mesmo para grandes códigos. O algoritmo foi implementado posteriormente em um chip dedicado (ASIC), utilizando tecnologia CMOS, a fim de completar a demonstração da viabilidade de sua implementação e uso efetivo. / Error-correcting codes are present in almost all modern data communications and data storage systems. Errors during these operations are practically inevitable because of noise and interference in communication channels and degradation of storage media. When topperformance is required, the corresponding algorithms (encoder and decoder) are implemented in hardware. The research project presented in this dissertation, a dedicated chip for a new family of decoders based on information sets, is part of a broad project targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, however with a much simpler hardware, thus demonstrating that the use of this technique (decoding based on information sets), previously prohibitive due to the complexity of the hardware, could now be feasible. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and in the number of candidate codewords, which was highly reduced with respect to original Dorsch algorithm. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families, where the viability was demonstrated. The algorithm was later implemented in a dedicated chip (ASIC) using CMOS technology in order to complete the demonstration of the feasibility of their implementation, and effective use.

CAPES / Códigos corretores de erros estão presentes em quase todos os sistemas modernos de comunicação e armazenamento de dados. Erros durante essas operações são praticamente inevitáveis devido a ruído e interferências nos meios de comunicação e degradação dos meios de armazenamento. Quando um sistema exige alto desempenho, os correspondentes algoritmos (codificador e decodificador) são implementados em hardware. O projeto de pesquisa apresentado nesta tese, um chip dedicado para uma nova família de decodificadores baseados em conjuntos de informação, é parte de um amplo projeto que visa obter um decodificador com desempenho semelhante à decodificação de máxima verossimilhança (MLD), porém com hardware muito mais simples, demonstrando assim que o uso dessa técnica (decodificação por conjuntos de informação), até então proibitiva devido à complexidade do hardware, poderia tornar-se viável. Visando simplificar o hardware, o primeiro passo foi modificar o algoritmo original de Dorsch para reduzir o número de ciclos de clock necessários para decodificar uma mensagem. As principais modificações realizadas foram na redução de Gauss-Jordan e no número de palavras-código candidatas, consideravelmente reduzidas em relação ao algoritmo original de Dorsch. Este algoritmo modificado foi primeiramente implementado utilizando linguagem de descrição de hardware e avaliado em diferentes famílias de FPGAs, onde demonstrou-se o mesmo ser viável, mesmo para grandes códigos. O algoritmo foi implementado posteriormente em um chip dedicado (ASIC), utilizando tecnologia CMOS, a fim de completar a demonstração da viabilidade de sua implementação e uso efetivo. / Error-correcting codes are present in almost all modern data communications and data storage systems. Errors during these operations are practically inevitable because of noise and interference in communication channels and degradation of storage media. When topperformance is required, the corresponding algorithms (encoder and decoder) are implemented in hardware. The research project presented in this dissertation, a dedicated chip for a new family of decoders based on information sets, is part of a broad project targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, however with a much simpler hardware, thus demonstrating that the use of this technique (decoding based on information sets), previously prohibitive due to the complexity of the hardware, could now be feasible. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and in the number of candidate codewords, which was highly reduced with respect to original Dorsch algorithm. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families, where the viability was demonstrated. The algorithm was later implemented in a dedicated chip (ASIC) using CMOS technology in order to complete the demonstration of the feasibility of their implementation, and effective use.

Objetivo: Verificar a acurácia do Test of Infant Motor Performance (TIMP) e da ultrassonografia de crânio (USC) no diagnóstico neurológico precoce após os 10 meses de idade corrigida em recém-nascidos pré-termo (RNPT) Metodologia: Amostra não aleatória constituída por 59 RNPT (idade gestacional ao nascimento 32 semanas ou peso ao nascimento 1500 gramas) seguidos em média até os 12 meses de idade corrigida. Os resultados da USC foram agrupados em 3 intervalos: 1) de 0 a 15 dias, 2) de 16 a 30 dias e 3) de 31 a 45 dias. Os achados da USC foram classificados em normal e anormal (anormalidades moderada e grave). O TIMP foi aplicado mensalmente, do primeiro retorno após a alta hospitalar até o 4° mês de idade corrigida. As avaliações foram agrupadas em 5 intervalos, correspondentes às avaliações antes do termo, 1°, 2°, 3° e 4° meses de idade corrigida. Os resultados do TIMP foram classificados em normal (média e média baixa) ou anormal (abaixo da média e muito abaixo da média). A avaliação neurológica foi realizada em média aos 12 meses de idade corrigida, e usada como padrão-ouro. Foram calculados os valores de sensibilidade, especificidade e valores preditivos positivos (VPP) e negativos (VPN) para o TIMP e para a USC neonatal. Resultados: A paralisia cerebral foi diagnosticada em 6 crianças. Observamos que a USC apresentou alta sensibilidade (> 70%) assim como altos VPN (>88%) em todos os intervalos. Para a USC, especificidade e VPP foram baixos em todos os intervalos. A sensibilidade do TIMP foi baixa, exceto para o intervalo 0, e os VPP foram baixos em todas as idades. A escala TIMP apresentou alta especificidade (75%, 85%) no 3° e 4° meses e altos VPN (> 77%) em todos os intervalos. Conclusão: Concluímos que os RNPT com pontuação normal no 3° e 4° meses do TIMP tem grandes chances de não desenvolver PC enquanto que RNPT com anormalidades graves e persistentes à USC tem maiores chances de um prognóstico neurológico anormal / Objective: Calculate the accuracy of the Test of Infant Motor Performance (TIMP) and the cranial ultrasonography (CUS) in the neurological outcome after 10 months of corrected age of preterm infants. Methods: Non-random sample of 59 preterm newborn infants (gestational age 32weeks or birth weight1500g) were followed up to a mean of 12 months corrected age. CUS results were grouped into 3 periods: 1) from 0 to 15 days; 2) from 16 to 30 days, and 3) from 31 to 45 days of life. CUS findings were rated into two groups: normal and abnormal (moderate and severe abnormalities). TIMP was applied monthly, from the first outpatient visit after hospital discharge until four months corrected age. The evaluations were grouped into five intervals, corresponding to the assessments performed before term age, 1st, 2nd, 3rd and 4th month of corrected age. TIMP results were ranked as normal (average, low average) or abnormal (below average and far below average). A full neurological examination was performed at a mean of 12 months of corrected age, and used as gold standard. The sensitivity, specificity, positive predictive (PPV) and negative predictive (NPV) values for TIMP and CUS were calculated. Results: Cerebral palsy was diagnosed in six infants. We observed that CUS had a high sensitivity (> 70%) in all intervals as well as high NPV (>88%). For CUS, specificity and PPV were low in all intervals. TIMP sensitivity was low, except for interval 0, and PPV were low at all ages. TIMP scale showed high specificity in the 3rd and 4th month (75%, 85%) and high NPV (> 77%) at all ages. Conclusions: We conclude that preterm infants with normal score at the 3rd and 4th months of TIMP are likely to develop normally while infants with severe and persistent abnormalities in the CUS examinations are more likely to have an abnormal neurological outcome