[EN] The increasing adoption of process-aware information systems (PAISs) together with the high variability in business processes has resulted in collections of process families. These families correspond to a business process model and its variants, which can comprise hundreds or thousands of different ways of realizing this process. Modeling and managing process variability in this context can be very challenging due to the size of these families. Motivated by this challenge, several approaches enabling process variability have been developed. However, with these approaches PAIS engineers usually are required to model and manage one by one all the elements of a process family and ensure its correctness by their own. This can be tedious and error-prone especially when a process family comprises hundreds or thousands of process variants. For example, variability may not be properly reflected since PAIS engineers need to be aware of each variation of each process variant. Thus, there is a need of methods that allow PAIS engineers to model process variability more explicitly, especially at a level of abstraction higher than the one provided by the existing process variability approaches. However, how process variability is represented in existing approaches becomes critical for these methods (e.g., what language constructs are used to model process variability). In this context, the use of modeling patterns (reusable solutions to a commonly occurring problem) is a promising way to address these issues. For example, patterns have been proved as an efficient solution to model individual business processes. The objective of this thesis is to enhance the modeling of variability in process families through change patterns. First, we conduct a systematic study to analyze existing process variability approaches regarding their expressiveness with respect to process variability modeling as well as their process support. Thus, we can identify how process variability is actually modeled by existing approaches (i.e., a core set of variability-specific language constructs). In addition, based on the obtained empirical evidence, we derive the VIVACE framework, a complete characterization of process variability which comprises also a core set of features fostering process variability. VIVACE enables PAIS engineers to evaluate existing process variability approaches as well as to select that variability approach meeting their requirements best. In addition, it helps process engineers in dealing with PAISs supporting process variability. Second, to facilitate variability modeling in process families, based on the identified language constructs, we present a set of 10 change patterns and show how they can be implemented in a process variability approach. In particular, these patterns support process family modeling and evolution and are able to ensure process family correctness. In order to prove their effectiveness and analyze their suitability, we applied these change patterns in a real scenario. More concretely, we conduct a case study with a safety standard with a high degree of variability. The case study results show that the application of the change patterns can reduce the effort for process family modeling in a 34% and for evolution in a 40%. In addition, we have analyzed how PAIS engineers apply the patterns and their perceptions of this application. Most of them expressed some benefit when applying the change patterns, did not perceived an increase of mental effort for applying the patterns, and agreed upon the usefulness and ease of use of the patterns. / [ES] La creciente adopción de sistemas de información dirigidos por procesos de negocio (PAIS) junto con la alta variabilidad en dichos procesos, han dado lugar a la aparición de colecciones de familias de procesos. Estas familias están constituidas por un modelo de proceso de negocio y sus variantes, las cuales pueden comprender entre cientos y miles de diferentes formas de llevar a cabo ese proceso. Gestionar la variabilidad en este contexto puede resultar muy difícil dado el tamaño que estas familias pueden alcanzar. Motivados por este desafío, se han desarrollado varias soluciones que permiten la gestión de la variabilidad en los procesos de negocio. Sin embargo, con estas soluciones los ingenieros deben crear y gestionar uno por uno todos los elementos de las familias de procesos y asegurar ellos mismos su corrección. Esto puede resultar tedioso y propenso a errores especialmente cuando las familias están compuestas de miles de variantes. Por ejemplo, la variabilidad puede no quedar adecuadamente representada ya que los ingenieros deben ser conscientes de todas y cada una de las variaciones de todas las variantes. Así, son necesarios nuevos métodos que permitan modelar la variabilidad de los procesos de una manera más explícita, a un nivel de abstracción más alto del proporcionado por las soluciones actuales. Sin embargo, cómo se representa la variabilidad en estos métodos resulta crítico (ej.: qué primitivas se utilizan). En este contexto, el uso de patrones de modelado (soluciones reutilizables a un problema recurrente) resultan un camino prometedor. Por ejemplo, los patrones han sido probados como una solución eficaz para gestionar procesos de negocio individuales. El objetivo de esta tesis es mejorar el modelado de la variabilidad en las familias de procesos a través del uso de patrones de cambio. En primer lugar, hemos llevado a cabo un estudio sistemático con el fin de analizar las soluciones existentes que permiten gestionar la variabilidad en los procesos, así como el soporte que estas proporcionan. Así, hemos sido capaces de identificar y analizar cuál es el conjunto básico de primitivas específicas para representar la variabilidad. Además, basándonos en la evidencia empírica obtenida, hemos derivado el marco de evaluación VIVACE, el cual recoge las primitivas de variabilidad y un conjunto básico de características que favorecen la variabilidad en los procesos. El principal objetivo de VIVACE es conformar una completa caracterización de la variabilidad en los procesos de negocio. Asimismo, VIVACE permite evaluar las soluciones que gestionan la variabilidad en los procesos, así como seleccionar la solución que se ajuste mejor a sus necesidades. Finalmente, VIVACE puede ayudar a los ingenieros a gestionar PAISs con variabilidad. En segundo lugar, para facilitar el modelado de la variabilidad en las familias de procesos, basándonos en las primitivas identificadas, hemos definido un conjunto de 10 patrones de cambio y hemos mostrado cómo estos patrones pueden ser implementados. En particular, estos patrones ayudan al modelado y la evolución de familias de procesos y son capaces de garantizar la corrección de la propia familia. Para probar su efectividad y analizar su idoneidad, hemos aplicado estos patrones de cambio en un escenario real. En concreto, hemos llevado a cabo un caso de estudio con un estándar de seguridad con un alto nivel de variabilidad. Los resultados de este caso demuestran que la aplicación de nuestros patrones de cambio puede reducir el esfuerzo para el modelado de familias de procesos en un 34% y para la evolución de esos modelos en un 40%. Además, hemos analizado cómo los ingenieros aplican los patrones y cuáles son sus percepciones de esta aplicación. Como resultado, la mayoría de ellos encontró beneficios al aplicar los patrones. Además, no percibieron un aumento en el esfuerzo mental necesario para aplicarlos y estuvieron de acuerdo en la utilid / [CA] La creixent adopció de sistemes d'informació dirigits per processos de negoci (PAIS) junt amb l'alta variabilitat en eixos processos, han donat lloc a la aparició de col·leccions de famílies de processos. Estes famílies es formen de un model de procés de negoci i les seues variants, les quals poden comprendre entre cents i milers de diferents formes de dur a terme eixe procés. Modelar la variabilitat dels processos en este context pot resultar molt difícil donat la grandària que aquestes famílies poden aconseguir. Motivats per este desafiament, s'han desenvolupat diverses solucions que permeten la gestió de la variabilitat en els processos de negoci. No obstant, amb aquestes solucions els enginyers que treballen amb PAIS han de crear i gestionar un a un tots els elements de les famílies de processos i assegurar ells mateixos la seua correcció. Això pot resultar tediós i propens a errors especialment quan les famílies es componen de cents o milers de variants. Per exemple, la variabilitat pot no quedar adequadament representada ja que els enginyers han de ser conscients de totes i cadascuna una de les variacions de totes les variants. Per quest motiu, son necessaris nous mètodes que permeten als enginyers de PAIS modelar la variabilitat dels processos de manera més explícita, sobretot a un nivell d'abstracció més alt del proporcionat per les solucions actuals. No obstant, com es representa la variabilitat en aquestos mètodes resulta crític (ex.: quines primitives s'utilitzen per a modelar la variabilitat en els processos). En aquest context, l'ús de patrons de modelatge (solucions reutilitzables a un problema recurrent) resulten un camí prometedor. Per exemple, els patrons han sigut provats com una solució eficaç per modelar i gestionar processos de negoci individuals. L'objectiu d'aquesta tesi 'es millorar el modelatge de la variabilitat en les famílies de processos a través de l'ús de patrons de canvi. En primer lloc, hem dut a terme un estudi sistemàtic per a analitzar les solucions existents per a gestionar la variabilitat en els processos, així com el suport que aquestes proporcionen. D'aquesta manera, som capaços d'identificar i analitzar quin 'es el conjunt bàsic de primitives específiques per a representar la variabilitat. A més, basant-nos en l'evidència empírica obtinguda, hem derivat el marc d'evacuació VIVACE, el qual arreplega les primitives de variabilitat i un conjunt bàsic de característiques que afavoreixen la variabilitat en els processos. Així mateix, VIVACE permet als enginyers de PAIS avaluar les solucions per a gestionar la variabilitat en els processos, així com seleccionar la solució que s'ajusta millor a les seues necessitats. Finalment, VIVACE també pot ajudar als enginyers a gestionar PAISs que donen suport a aquesta variabilitat. En segon lloc, per a facilitar el modelatge de la variabilitat en les famílies de processos, basant-nos en les primitives identificades, hem definit un conjunt de 10 patrons de canvi i hem mostrat com aquestos poden ser implementats. En particular, estos patrons ajuden al modelatge i l'evolució de famílies de processos i garanteixen la correcció de la pròpia família. Per a provar la seua efectivitat i analitzar la seua idoneïtat, hem aplicat els patrons de canvi en un escenari real. En particular, hem dut a terme un cas d'estudi amb un estàndard de seguretat amb un alt nivell de variabilitat. Els resultats de aquest cas demostren que l'aplicació dels nostres patrons de canvi poden reduir l'esforç per al modelatge de famílies de processos en un 34% i per a l'evolució de eixos models en un 40%. A més, hem analitzat com els enginyers de PAIS apliquen els patrons i quines son les seues percepcions d'esta aplicació. Com a resultat, la majoria d'ells va trobar beneficis al aplicar els patrons de canvi. A més, no van percebre un augment en l'esforç mental necessari per a aplicar-los i van estar d'acord en la utilitat i f / Ayora Esteras, C. (2015). Enhancing Variability Modeling in Process-Aware Information Systems through Change Patterns [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/58426

Pour les nœuds technologiques avancés, la consommation statique des circuits intégrés est devenue un facteur essentiel de l'industrie microélectronique. L'efficacité énergétique des circuits est mesurée en fonction de leur performance et en fonction de leur consommation statique. Face à l'augmentation de la variabilité des paramètres physiques et environnementaux, la technologie silicium sur isolant complètement désertée (FD-SOI : Fully-Depleted Silicon-On-Insulator) permet de prolonger la loi de Moore dans le domaine nanométrique. Dans ce mémoire une étude statistique de l'énergie des circuits intégrés CMOS-FDSOI est réalisée. Des bibliothèques statistiques qui caractérisent le délai et la puissance statique des transistors CMOS-FDSOI sont mises en place. Compte tenu des avantages liés à la technologie FDSOI, des approches statistiques basées sur les bibliothèques sont appliquées pour estimer le délai et la puissance statique. En conservant l'exactitude de l'estimation, ces approches apportent un gain important en temps CPU. Suite à l'estimation du délai et de la puissance statique, les variations énergétiques des transistors CMOS-FDSOI sont étudiées en fonction de la tension d'alimentation et en fonction de la tension de polarisation. Ainsi, grâce à la détermination d'un compromis Délai-Puissance Statique efficace et l'élaboration d'un flow d'optimisation statistique, l'énergie statique d'un circuit a pu être optimisée. / For advanced technology nodes, static consumption of integrated circuits has become a key factor for the microelectronics industry. Circuit energy efficiency is measured in terms of performance and static consumption. With the increase of physical and environmental parameters, the Fully-Depleted Silicon-on-Insulator technology allows to extend Moore's law in the nanometer domain. In this work, a statistical study of CMOS-FDSOI integrated circuit energy is carried out. Statistical libraries characterizing delay and static power of CMOS-FDSOI transistors are presented. Given the advantages of the FDSOI technology, statistical approaches based on the libraries are applied in order to estimate delay and static power. While maintaining the accuracy of the estimations, these approaches provide a significant gain in CPU time. Following delay and static power estimation, CMOS-FDSOI transistors energy variations are considered according to supply voltage and voltage body biasing. Thus, by determining an efficient Delay-Static Power compromise and the development of a statistical optimization flow, static energy of a circuit has been optimized.

Submitted by Silvana Teresinha Dornelles Studzinski (sstudzinski) on 2016-02-19T12:32:34Z No. of bitstreams: 1 Renato Luis Valente de Boer_.pdf: 1664872 bytes, checksum: aa7b8bde00fe02ba359b9222a2147fda (MD5) / Made available in DSpace on 2016-02-19T12:32:34Z (GMT). No. of bitstreams: 1 Renato Luis Valente de Boer_.pdf: 1664872 bytes, checksum: aa7b8bde00fe02ba359b9222a2147fda (MD5) Previous issue date: 2010-06-01 / Nenhuma / Este trabalho tem como tema a análise da incorporação dos efeitos variabilidade dos processos sobre o indicador IROG (Índice de Rendimento Operacional Global) e os seus desdobramentos na GPT (Gestão do Posto do Trabalho). Como objetivo principal buscou-se a proposição de um modelo para avaliação do impacto da variabilidade sobre o IROG e a GPT. O modelo proposto foi testado em duas empresas do segmento metal-mecânico, a partir do estudo de quatro postos de trabalho. Parte-se, inicialmente de uma revisão bibliográfica dos conceitos da GPT e da evolução do uso do indicador IROG na avaliação da eficiência dos equipamentos vinculada à TPM (Total Productive Maintenance); considera-se ainda, as perdas por gestão tais como: falta de programação, falta de operador, reuniões, etc. Também fizeram parte da revisão bibliográfica os conceitos relacionados à variabilidade dos processos e formas para o seu monitoramento. Com base nos estudos de caso desenvolvidos em quatro equipamentos, comprovou-se que a aplicação do modelo proposto proporcionou melhorias nos resultados do IROG. Como exemplos destes resultados citam-se: o aumento do IROG no mês dezembro de 49% para 62% no caso 1 e de 71% para 77% no caso 3. Outro resultado percebido está relacionado ao uso do modelo como ferramenta de gestão, o que proporcionou aos envolvidos na GPT, um melhor entendimento da variabilidade, a correta identificação das causas comuns e especiais de variação e, conseqüentemente, a tomada de ações apropriadas nos postos de trabalho. / This work has covered the analysis of the incorporation of the effects related to process variability on the OEE (Overall Equipment Effectiveness) Index and its consequences on WM (Workplace Management). The main objective was to propose a model for assessing the impact of variability on OEE and WM. The proposed model was tested in two metal-mechanic companies, by studying four work stations. It originally started with a review of the concepts of WM and the evolution of the use of OEE in evaluating the efficiency of equipment tied to the TPM (Total Productive Maintenance); it has been considered as well management wastes such as lack of production planning, lack of operator, meetings, etc. A review of the concepts related to the variability of processes and ways to monitor it were also taken into consideration. Based on case studies developed in four equipments, it was shown that the implementation of the proposed model provided improvements in the results of OEE. For instance: the OEE increased in last December from 49% to 62% in case 1 and from 71% to 77% in case 3. Another result is related to the perceived use of the model as a management tool, which provided for those involved in the WM a better understanding of variability, the correct identification of common and special causes of variation and, consequently, the implementation of appropriate action on the work stations.

Com o desenvolvimento da tecnologia CMOS, os circuitos estão ficando cada vez mais sujeitos a variabilidade no processo de fabricação. Variações estatísticas de processo são um ponto crítico para estratégias de projeto de circuitos para garantir um yield alto em tecnologias sub-100nm. Neste trabalho apresentamos uma técnica de medida on-chip para caracterizar violações de tempo de hold de flip-flops em caminhos lógicos curtos, que são geradas por incertezas de borda de relógio em projetos síncronos. Usando um circuito programável preciso de geração de skew de relógio, uma resolução de medida de ~1ps é alcançada para emular condições de corrida. Variações estatísticas de violações de tempo de hold são medidas em tecnologias CMOS de 130nm e 90nm para diversas configurações de circuitos, e também para diferentes condições de temperatura e Vdd. Essas violações são um ponto crítico em projetos grandes com milhares de caminhos curtos, pois se apenas um desses caminhos falhar, todo o circuito não vai funcionar em qualquer freqüência. Usando os resultados medidos, a variabilidade é dividida entre sistemática e randômica residual usando métodos matemáticos. Testes de normalidade são aplicados a estes dados para verificar de eles são Gaussianos normais ou não. A probabilidade de violações de tempo de hold considerando nossos resultados medidos e skews de relógio típicos é calculada, mostrando que o problema de violações de tempo de hold aumenta com o avanço da tecnologia. Finalmente, um algoritmo para proteger circuitos digitais contra violações de tempo de hold em caminhos curtos é apresentado. / With the shrinking of CMOS technology, the circuits are more and more subject to variability in the fabrication process. Statistical process variations are a critical issue for circuit design strategies to ensure high yield in sub-100nm technologies. In this work we present an on-chip measurement technique to characterize hold time violations of flip-flops in short logic paths, which are generated by clock-edge uncertainties in synchronous designs. Using a precise programmable clock-to-data skew generation circuit, a measurement resolution of ~1ps is achieved to emulate race conditions. Statistical variations of hold time violations are measured in a 130nm and 90nm lowpower CMOS technology for various register-to-register configurations, and also different conditions of temperature and Vdd. These violations are a critical issue in large designs with thousands of short paths, as if only one of these fails, the whole circuit will not work at any frequency. Using the measured results, the variability is divided between systematic and random residual using mathematical methods. Normality tests are applied to this data to check if they are normal Gaussians or not. The probability of hold time violations considering our measured data and typical clock skews is calculated, showing that the problem of hold time violations is increasing with technologic advances. Finally, an algorithm to protect digital circuits against hold time violations in short paths is presented.

Com o desenvolvimento da tecnologia CMOS, os circuitos estão ficando cada vez mais sujeitos a variabilidade no processo de fabricação. Variações estatísticas de processo são um ponto crítico para estratégias de projeto de circuitos para garantir um yield alto em tecnologias sub-100nm. Neste trabalho apresentamos uma técnica de medida on-chip para caracterizar violações de tempo de hold de flip-flops em caminhos lógicos curtos, que são geradas por incertezas de borda de relógio em projetos síncronos. Usando um circuito programável preciso de geração de skew de relógio, uma resolução de medida de ~1ps é alcançada para emular condições de corrida. Variações estatísticas de violações de tempo de hold são medidas em tecnologias CMOS de 130nm e 90nm para diversas configurações de circuitos, e também para diferentes condições de temperatura e Vdd. Essas violações são um ponto crítico em projetos grandes com milhares de caminhos curtos, pois se apenas um desses caminhos falhar, todo o circuito não vai funcionar em qualquer freqüência. Usando os resultados medidos, a variabilidade é dividida entre sistemática e randômica residual usando métodos matemáticos. Testes de normalidade são aplicados a estes dados para verificar de eles são Gaussianos normais ou não. A probabilidade de violações de tempo de hold considerando nossos resultados medidos e skews de relógio típicos é calculada, mostrando que o problema de violações de tempo de hold aumenta com o avanço da tecnologia. Finalmente, um algoritmo para proteger circuitos digitais contra violações de tempo de hold em caminhos curtos é apresentado. / With the shrinking of CMOS technology, the circuits are more and more subject to variability in the fabrication process. Statistical process variations are a critical issue for circuit design strategies to ensure high yield in sub-100nm technologies. In this work we present an on-chip measurement technique to characterize hold time violations of flip-flops in short logic paths, which are generated by clock-edge uncertainties in synchronous designs. Using a precise programmable clock-to-data skew generation circuit, a measurement resolution of ~1ps is achieved to emulate race conditions. Statistical variations of hold time violations are measured in a 130nm and 90nm lowpower CMOS technology for various register-to-register configurations, and also different conditions of temperature and Vdd. These violations are a critical issue in large designs with thousands of short paths, as if only one of these fails, the whole circuit will not work at any frequency. Using the measured results, the variability is divided between systematic and random residual using mathematical methods. Normality tests are applied to this data to check if they are normal Gaussians or not. The probability of hold time violations considering our measured data and typical clock skews is calculated, showing that the problem of hold time violations is increasing with technologic advances. Finally, an algorithm to protect digital circuits against hold time violations in short paths is presented.

Com o desenvolvimento da tecnologia CMOS, os circuitos estão ficando cada vez mais sujeitos a variabilidade no processo de fabricação. Variações estatísticas de processo são um ponto crítico para estratégias de projeto de circuitos para garantir um yield alto em tecnologias sub-100nm. Neste trabalho apresentamos uma técnica de medida on-chip para caracterizar violações de tempo de hold de flip-flops em caminhos lógicos curtos, que são geradas por incertezas de borda de relógio em projetos síncronos. Usando um circuito programável preciso de geração de skew de relógio, uma resolução de medida de ~1ps é alcançada para emular condições de corrida. Variações estatísticas de violações de tempo de hold são medidas em tecnologias CMOS de 130nm e 90nm para diversas configurações de circuitos, e também para diferentes condições de temperatura e Vdd. Essas violações são um ponto crítico em projetos grandes com milhares de caminhos curtos, pois se apenas um desses caminhos falhar, todo o circuito não vai funcionar em qualquer freqüência. Usando os resultados medidos, a variabilidade é dividida entre sistemática e randômica residual usando métodos matemáticos. Testes de normalidade são aplicados a estes dados para verificar de eles são Gaussianos normais ou não. A probabilidade de violações de tempo de hold considerando nossos resultados medidos e skews de relógio típicos é calculada, mostrando que o problema de violações de tempo de hold aumenta com o avanço da tecnologia. Finalmente, um algoritmo para proteger circuitos digitais contra violações de tempo de hold em caminhos curtos é apresentado. / With the shrinking of CMOS technology, the circuits are more and more subject to variability in the fabrication process. Statistical process variations are a critical issue for circuit design strategies to ensure high yield in sub-100nm technologies. In this work we present an on-chip measurement technique to characterize hold time violations of flip-flops in short logic paths, which are generated by clock-edge uncertainties in synchronous designs. Using a precise programmable clock-to-data skew generation circuit, a measurement resolution of ~1ps is achieved to emulate race conditions. Statistical variations of hold time violations are measured in a 130nm and 90nm lowpower CMOS technology for various register-to-register configurations, and also different conditions of temperature and Vdd. These violations are a critical issue in large designs with thousands of short paths, as if only one of these fails, the whole circuit will not work at any frequency. Using the measured results, the variability is divided between systematic and random residual using mathematical methods. Normality tests are applied to this data to check if they are normal Gaussians or not. The probability of hold time violations considering our measured data and typical clock skews is calculated, showing that the problem of hold time violations is increasing with technologic advances. Finally, an algorithm to protect digital circuits against hold time violations in short paths is presented.

Aim of this thesis is to analyze the current situation, to identify bottlenecks and to propose improvements to the department of acquisitions in the selected financial company, which is an important part of the Czech market and which desire not to be named. In the first part of my thesis is provided to the reader a theoretical basis necessary to understand the following text. Then I create simulation models for individual teams, which take part in the mentioned department. These models are based only on average and total values. That is why in the next section, there is described the work to bring them closer to reality with shifts of administrators and the variable number of entities, which are processed throughout the day. Based on the analysis of calculated values, I propose two methods of redistribution of actions to reduce the number of employees and to increase their efficiency.

L'ère des technologies CMOS fortement submicroniques et des circuits à hautes performances temporelles et énergétiques exige la réduction de l'impact sur les circuits : de la fluctuation du procédé de fabrication (P), de la tension d'alimentation (V) et de la température (T). Il est donc nécessaire de mettre en place des capteurs ou ring oscillateurs sur puce dédiés à la qualification intrinsèque des circuits intégrés en termes de PVT. Les capteurs seront activés pendant la phase de test des circuits ou pendant leur phase de fonctionnement normal, et les mesures seront converties en données numériques permettant de classifier les performances temporelles et énergétiques du système-sur-puce. Dans ce cadre, la présente thèse en milieu industriel a permis le développement de techniques et d'algorithmes de compensations post-fabrication en réduisant la consommation et/ou augmentant la vitesse du circuit. Précisément, les algorithmes validés au niveau silicium utilisent l'ajustement de la tension d'alimentation pour une compensation à gros-grain, ainsi que l'ajustement de la tension des substrats des transistors NMOS et PMOS pour une compensation à fin-grain. / The new requirement for nanometer CMOS technologies enabling optimal speedand power performances is to increase the integrated circuits' robustness under thefluctuation of the PVT parameters: Process (P), Voltage (V), and Temperature (T). In thisway, identifying the exact process on a die per die basis using on-chip sensors or ringoscillators becomes a necessity. This hardware (sensors) is used to measure the intrinsicperformance of the silicon either during industrial test or while applications are running. Thesensors' data are converted to a digital format in order to classify parts at the manufacturingstage (speed binning). Within this context, the present thesis has focused on the developmentof post-manufacturing compensation algorithms in order to minimise power consumptionand/or maximise speed. More precisely, the algorithms validated at the silicon level combineboth the voltage scaling for large-grain tuning, and the body biasing for fine-grain tuning.

La course à la miniaturisation des circuits électroniques pousse à développer des systèmes faible coût, quece soit en terme de consommation d’énergie ou de ressources de calcul. Il est ainsi possible de réduire la consommationen diminuant la tension d’alimentation et/ou la fréquence d’horloge, mais ceci a pour conséquence de diminuer aussila vitesse de fonctionnement du circuit. Une commande prédictive rapide permet alors de gérer dynamiquement un telcompromis, de manière à ce que la consommation d’énergie soit minimisée tout en garantissant de bonnes performances.Les stratégies de commande proposées ont notamment l’avantage d’être très robustes aux dispersions technologiquesqui sont un problème récurrent dans les nanopuces. Des solutions sont également proposées afin de réduire le coût decalcul du contrôleur. Les systèmes à échantillonnage non-uniforme, dont la loi de commande est calculée et mise à jourlorsqu’un événement est déclenché, sont ainsi étudiés. Ce principe permet de réduire le nombre d’échantillons et, parconséquent, d’économiser des ressources de calcul, tout en garantissant de bonnes performances du système commandé.Des résultats de simulation, et surtout expérimentaux, valident finalement l’intérêt d’utiliser une telle approche. / The demand of electronic components in all embedded and miniaturized applications encourages to developlow-cost components, in term of energy consumption and computational resources. Actually, the power consumption canbe reduced when decreasing the supply voltage and/or the clock frequency, but with the effect that the device runs moreslowly in return. Nevertheless, a fast predictive control strategy allows to dynamically manage this tradeoff in order tominimize the energy consumption while ensuring good performance of the device. Furthermore, the proposals are highlyrobust to tackle variability which is a real problem in nanometric systems on chip. Some issues are also suggested inthis thesis to reduce the control computational cost. Contrary to a time-triggered system where the controller calculatesthe control law at each (constant and periodic) sampling time, an event-based controller updates the control signalonly when the measurement sufficiently changes. Such a paradigm hence calls for resources whenever they are indeednecessary, that is when required from a performance or stability point of view for instance. The idea is to soften thecomputational load by reducing the number of samples and consequently the CPU utilization. Some simulation andexperimental results eventually validate the interest of such an approach.

The diploma thesis deals with usage of statistical methods to assure capability of production process. The theoretical part includes the definition of quality management, basic statistical concepts and statistical process control. The practical part presents basic information about the company P & L, spol. s r. o. and analyzes the production process of selected parts. The tools of statistical process control are applied and measures to assure capability of production process are proposed.