Este trabalho descreve a área de processamento matricial, mostrando os principais compromissos existentes na obtenção de arquiteturas paralelas a partir de algoritmos, para que haja um ganho real na avaliação destes. São feitas, ainda, considerações sobre ferramentas de programação para arquiteturas paralelas. Os principais compromissos que influenciam as arquiteturas SIMD, objeto de estudo deste trabalho, são abordados analisando-se uma áera de aplicação de arquiteturas SIMD: tratamento de imagens. Como uma caso prático de estudo e exemplo destes compromissos, é proposta uma arquitetura SIMD para um processador matricial empregando um chip matricial disponível comercialmente - o GAPP (Geometric Arithmetic Parallel Processor). É proposto, ainda, um ambiente para o desenvolvimento de programas nesta arquitetura. Este ambiente é baseado na utilização da lingaugem GAL (GAPP Algorithm Language), criada especificamente para elaboração de programas para o GAPP. / This work describes the array processing area, discussing the main tradeoffs in the design of parallel architecture from algorithms. The algorithm to architecture transformation is called a mapping problem. Some considerations about progamming tools for parallel architectures are also made. The relationship between algorithms and architectures is covered by studying a specific case for SIMD architectures: digital image processing. A SIMD architecture proposal, using a commercially available chip array - GAPP (Geometric Arithmetic Parallel Processor) is made. This architecture is used on a practical case to study and analyze those tradeoffs. An environment for program development for this architecture is also proposed. This environment is based on the use of GAL language (GAPP Algorithm Language), which was created specificaly for GAPP program development.

Dissertação (mestrado)—Universidade de Brasília, Departamento de Ciência da Computação, Programa de Pós-Graduação em Computação Aplicada, 2014. / Submitted by Ana Cristina Barbosa da Silva (annabds@hotmail.com) on 2014-12-09T17:05:06Z No. of bitstreams: 1 2014_EduardoHenriqueFerreiraMendesTeixeira.pdf: 2232673 bytes, checksum: aff74f93e1003d1ade958b064f26c6b3 (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2014-12-15T13:56:38Z (GMT) No. of bitstreams: 1 2014_EduardoHenriqueFerreiraMendesTeixeira.pdf: 2232673 bytes, checksum: aff74f93e1003d1ade958b064f26c6b3 (MD5) / Made available in DSpace on 2014-12-15T13:56:38Z (GMT). No. of bitstreams: 1 2014_EduardoHenriqueFerreiraMendesTeixeira.pdf: 2232673 bytes, checksum: aff74f93e1003d1ade958b064f26c6b3 (MD5) / Este trabalho propôs e avaliou um middleware com suporte à tolerância a falhas e à elasticidade em um cluster de alto desempenho. Para isso, foi construída uma arquitetura elástica para se adaptar dinamicamente ao crescimento da fila de requisições, para que as mensagens não se acumulem, e tolerante a falhas para que eventuais paradas do sistema, por queda ou falha dos serviços, não impactem na operacionalidade do cluster. Assim sendo, o middleware desenvolvido foi capaz de diminuir o número de servidores necessários para processar as filas de mensagens, liberando recursos da infraestrutura do cluster para uso como failover do sistema distribuído ou em outras aplicações. Consequentemente, a qualidade dos serviços prestados melhorou, devido a diminuição dos tempos de atualização do sistema por conta de manutenções evolutivas e corretivas. ______________________________________________________________________________ ABSTRACT / This work proposed and evaluated a middleware with support for fault tolerance and elasticity in a high performance cluster. For this purpose, it was constructed an elastic architecture to dynamically adapt to growth in the request queue, so that messages do not accumulate. Also the architeture provides fault-tolerance to system outages, in the cases of failure of service, so these failures do not impact on the operation of the cluster. The middleware developed was able to decrease the number of servers needed to process the message queue, freeing infrastructure resources of the cluster for use as a failover of the distributed system or in other applications. Consequently, the quality of service has improved due to shortened time to update the system on behalf of progressive and corrective maintenance.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, 2012. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2013-01-10T14:28:38Z No. of bitstreams: 1 2012_MarcelAugustusBarbosaCarvalho.pdf: 5402804 bytes, checksum: e0c180253be0a43f7a97beb3533f195b (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2013-01-31T13:47:09Z (GMT) No. of bitstreams: 1 2012_MarcelAugustusBarbosaCarvalho.pdf: 5402804 bytes, checksum: e0c180253be0a43f7a97beb3533f195b (MD5) / Made available in DSpace on 2013-01-31T13:47:09Z (GMT). No. of bitstreams: 1 2012_MarcelAugustusBarbosaCarvalho.pdf: 5402804 bytes, checksum: e0c180253be0a43f7a97beb3533f195b (MD5) / Compute Unified Device Architecture (CUDA) é uma plataforma de computação paralela de propósito geral que tira proveito das unidades de processamento gráfico (GPU) NVIDIA para resolver problemas computacionais que possam ser paralelizáveis. No campo da criptografia já foram realizados esforços no uso de GPUs com algoritmos criptográficos simétricos e assimétricos e mais recentemente com as funções de hash. Este trabalho realiza uma revisão das implementações anteriores do AES sobre GPUs e implementa o algoritmo AES para cifração e decifração com chaves de 128, 192 e 256 bits no modo ECB com padding, com variações no uso dos recursos disponíveis nas GPUs CUDA. Como resultado nal chegou-se a implementação em CUDA cuja con guração de recursos levou a ganhos no tempo total de cifração/decifração de até 32,7 vezes comparados à versão em CPU usada como referência. _______________________________________________________________________________________ ABSTRACT / Compute Unified Device Architecture (CUDA) is a platform for general purpose parallel computing that takes advantage of NVIDIA Graphic Processing Units (GPU) to solve arallelizable computational problems. In the eld of the cryptography e orts have been made in the use of GPUs with asymmetric and symmetric cryptographic algorithms more recently with hash functions. This paper conducts a review of previous implementations of AES on GPU and implements the AES algorithm for encryption and decryption with keys of 128, 192 and 256 bits in ECB mode with padding, with variations in the use of available resources in CUDA GPUs. As a nal result, a CUDA implementation was obtained with a resource con guration providing gains in total time of encryption / decryption of up to 32,7 times compared to the used CPU version.

Fenômenos naturais, tecnológicos e industriais podem, em geral, ser modelados de modo acurado através de equações diferenciais parciais, definidas sobre domínios contínuos que necessitam ser discretizados para serem resolvidos. Dependendo do esquema de discretização utilizado, pode-se gerar sistemas de equações lineares. Esses sistemas são, de modo geral, esparsos e de grande porte, onde as incógnitas podem ser da ordem de milhares, ou até mesmo de milhões. Levando em consideração essas características, o emprego de métodos iterativos é o mais apropriado para a resolução dos sistemas gerados, devido principalmente a sua potencialidade quanto à otimização de armazenamento e eficiência computacional. Uma forma de incrementar o desempenho dos métodos iterativos é empregar uma técnica multigrid. Multigrid são uma classe de métodos que resolvem eficientemente um grande conjunto de equações algébricas através da aceleração da convergência de métodos iterativos. Considerando que a resolução de sistemas de equações de problemas realísticos pode requerer grande capacidade de processamento e de armazenamento, torna-se imprescindível o uso de ambientes computacionais de alto desempenho. Uma das abordagens encontradas na literatura técnica para a resolução de sistemas de equações em paralelo é aquela que emprega métodos de decomposição de domínio (MDDs). Os MDDs são baseados no particionamento do domínio computacional em subdomínios, de modo que a solução global do problema é obtida pela combinação apropriada das soluções obtidas em cada um dos subdomínios Assim, neste trabalho são disponibilizados diferentes métodos de resolução paralela baseado em decomposição de domínio, utilizando técnicas multigrid para a aceleração da solução de sistemas de equações lineares. Para cada método, são apresentados dois estudos de caso visando a validação das implementações. Os estudos de caso abordados são o problema da difusão de calor e o modelo de hidrodinâmica do modelo UnHIDRA. Os métodos implementados mostraram-se altamente paralelizáveis, apresentando bons ganhos de desempenho. Os métodos multigrid mostraram-se eficiente na aceleração dos métodos iterativos, já que métodos que utilizaram esta técnica apresentaram desempenho superior aos métodos que não utilizaram nenhum método de aceleração.

Este trabalho descreve o projeto lógico de três meios alternativos de interconexão entre processadores e módulos de memória para um sistema multimicroprocessador: barramento multiplexado, múltiplos barramentos dedicados/memórias multiporta e matriz de barramentos cruzados. Com vistas ao projeto, são analisadas as características operacionais de multiprocessadores e identificadas algumas de suas funções de controle. O problema de interconexão em sistemas compostos de múltiplas unidades de processamento é abordado hierarquicamente. São mostradas as formas de se realizar a estrutura de interconexão, dando-se maior atenção aos barramentos digitais são apresentados os protocolos de arbitração e protocolos de comunicação mais utilizados neste tipo de estrutura. / This work describes the logical project of three alternative ways of interconnecting processors and memory modules in a multimicro processor system: multi p lexed bus, multi ple dedicated buses/multi-port memories, and cross-bar matrix. Aiming the project, the o perational features of multiprocessors are analysed and some control functions identified. The interconnection problem in multiple processing units systems is hierarchichally approached, em phasizing digital buses. The arbitration protocols and communication Protocols mostly used in this kind of structure are shown.

Este trabalho descreve a área de processamento matricial, mostrando os principais compromissos existentes na obtenção de arquiteturas paralelas a partir de algoritmos, para que haja um ganho real na avaliação destes. São feitas, ainda, considerações sobre ferramentas de programação para arquiteturas paralelas. Os principais compromissos que influenciam as arquiteturas SIMD, objeto de estudo deste trabalho, são abordados analisando-se uma áera de aplicação de arquiteturas SIMD: tratamento de imagens. Como uma caso prático de estudo e exemplo destes compromissos, é proposta uma arquitetura SIMD para um processador matricial empregando um chip matricial disponível comercialmente - o GAPP (Geometric Arithmetic Parallel Processor). É proposto, ainda, um ambiente para o desenvolvimento de programas nesta arquitetura. Este ambiente é baseado na utilização da lingaugem GAL (GAPP Algorithm Language), criada especificamente para elaboração de programas para o GAPP. / This work describes the array processing area, discussing the main tradeoffs in the design of parallel architecture from algorithms. The algorithm to architecture transformation is called a mapping problem. Some considerations about progamming tools for parallel architectures are also made. The relationship between algorithms and architectures is covered by studying a specific case for SIMD architectures: digital image processing. A SIMD architecture proposal, using a commercially available chip array - GAPP (Geometric Arithmetic Parallel Processor) is made. This architecture is used on a practical case to study and analyze those tradeoffs. An environment for program development for this architecture is also proposed. This environment is based on the use of GAL language (GAPP Algorithm Language), which was created specificaly for GAPP program development.

Orientadores: Jose Alberto Cuminato, Maria Cristina de Castro Cunha / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Cientifica / Made available in DSpace on 2018-07-23T19:43:09Z (GMT). No. of bitstreams: 1 Boaventura_Maurilio_D.pdf: 2491219 bytes, checksum: 867f05e9f0a13670568238a19f88b98d (MD5) Previous issue date: 1998 / Resumo: Apresentamos, neste trabalho, uma técnica paralela baseada em uma decomposição de domínio para resolver as equações de Navier-Stokes com superfícies livres em coordenadas cartesianas e cilíndricas em duas dimensões. Essa técnica é baseada no código apresentado por Tomé [1993] e Tomé e co-autores [1996], a qual por sua vez é baseada no método SMAC apresentado por Amsden e Harlow [1971], que resolve as equações de Navier-Stokes em três passos: a equação de momento, a equação de Poisson e o movimento das partículas. A primeira equação é discretizada por diferenças finitas explícitas. A paralelização é realizada dividindo-se o domínio original de cálculo em vários subdomínios verticais e atribuindo cada um deles a um processador. Todos os cálculos podem ser realizados usando comunicação somente com o processador vizinho mais próximo. No final, apresentamos testes comparando a performance do código paralelo com o seqüencial e discutimos a questão do balanceamento de carga. / Abstract: A parallel technique "Qased on domain decomposition for solving free surface Navier-Stokes equations in cartesian and cylindrical coordinates in two dimensions is described. It is based on the code by Tomé [1993] and Tomé et.al. [1996], which in turn is based on the SMAC method by Amsden & Harlow [1971], which solves the Navier-Stokes equations in three steps: the momentum equation and Poisson solvers and particle movement. The first equation is discretized by explicit finite differences. The paralIelization is performed by splitting the computation domain into vertical strips and assigning each of these to a processor. All the computation can then be performed using nearest neighbour communication. We present run tests comparing the performance of the parallel with the serial code, and discuss the load balancing question. / Doutorado / Doutor em Matemática Aplicada

Orientador: Mauricio Ferreira Magalhães / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-18T04:53:14Z (GMT). No. of bitstreams: 1 MeloJunior_Alencarde_M.pdf: 4501788 bytes, checksum: f5cab8a6e5f02e4b01c0e349c47e542e (MD5) Previous issue date: 1993 / Resumo: Em sistemas de tempo real crítico os processos a serem escalonados estão sujeitos a um grande número de restrições: tempo de pronto, "deadline", e relações de exclusão mútua. O problema de escalonar um conjunto de processos em um sistema monoprocessador sujeito a estas restrições é conhecido ser "NP-hard", o que efetivamente impede o escalonamento destes em modo totalmente "on-line". Para os processos periódicos, utiliza-se um algoritmo já existente, projetado para ser usado por um escalonador "off-line", que resolve o problema citado anteriormente. Os processos esporádicos possuem tempo de pronto não determinístico, e desta forma, não podem ser escalonados "off-line", fazendo-se necessário uma abordagem "on-line" . Este trabalho mostra que a implementação do escalonador "off-line" é factível e complementa este, propondo um procedimento eficiente para o atendimento "on-line" de processos esporádicos de modo a não comprometer o escalonamento gerado em modo "off-line" para os processos periódicos / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador: Ricardo O. Anido / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Ciencia da Computação / Made available in DSpace on 2018-07-19T10:55:10Z (GMT). No. of bitstreams: 1 Rosa_ThiersonCouto_M.pdf: 7086241 bytes, checksum: f7617659cfaa4add0e67a31718cada39 (MD5) Previous issue date: 1994 / Resumo: Neste trabalho estudamos o problema de validação de ações atômicas distribuídas e de protocolos de validação que visam resolvê-lo. Além do estudo de protocolos de validação existentes na literatura, propomos uma variação do protocolo de duas fases, denominada protocolo semibloqueante. No Capítulo 1 são apresentados o conceito de ação atômica distribuída e uma motivação para sua utilização. Também são descritas as funções básicas de um sistema gerenciador genérico de ações atômicas. No Capítulo 2 é definido um modelo de sistema distribuído. Com base neste modelo, é definido o problema de validação de ações atômicas distribuídas e são apresentados formalism?s para descrição do funcionamento de protocolos de validação em geral. São ta.mbém estudadas as condições necessárias para a existência de protocolos não-bloqueantes e de recuperação independente de processos falhos. No Capítulo 3 são estudados protocolos de validação de duas fases que visam a eficiência quanto à finalização da ação. F:stes protocolos são descritos com base em um conjunto de parâmetros definidos no início do capítulo. No Capítulo 4 são estudados protocolos de validação de duas fases que visam ser tolerantes a falhas. No início do capítulo é adotado um padrão para descrição desses protocolos: O Capítulo 5 descreve um conjunto de protocolos que não se enquadram na categoria de protocolos de duas fases. No Capítulo 6 apresentamos o protocolo semibloqueante, um protocolo intermediário entre os protocolos de duas fases e os protocolos não-bloqueantes. Durante uma execução sem falhas, o protocolo comporta-se como um protocolo bloqueante. Quando surgem falhas no sistema, o protocolo passa a funcionar como um protocolo de três fases não-bloqueante.. A Capítulo 7 finaliza o texto com alguns comentários e sugestões de trabalhos futuros / Abstract: In this work we studythe atomic actions commit problem and a set of commit protocols which aim to solve this problem. We also propose a new two-phase commit protocol, the scmiblocking commit protocol. In Chapter, 1 we give the definition of distributed atomk actions. We also present the basic definitions of a generic atomic action management system. In Chapter 2, we define a model of distributed system which is used to define the atomic action commit problem and the formalism used to describe the operation of generic commit protocols. In Chapter 3, we describe several efficient two-phase commit protocols from the literature. The. description of these protocols are based on a set of parameters which are defined at the beginning of the chapter. In Chapter 4, we describe a series of published fault-tolerant commit protocols. At the beginning of the chapter, we define a set of parameters which are used for the desQri'ptions of these protocols. Chapter 5 contains a set of protocols which do not belong to the two-phase category of commit protocols. In Chapter 6, we introduce the semiblocking commit protocol which stands between the cIass of two-phase commit protocols and that of nonblocking commit protocols. During a failure-free execution, t,he protocol behaves like a blocking commit protocol. When,ever a fault occurs in the system, the semiblocking commit protocol begins to act like a nonblocking . three-phase commit protocol. Chapter 7 cIoses the text with some comments and suggestions for future work / Mestrado / Mestre em Ciência da Computação

Orientadores: Nelson C. Machado, Celio C. Guimarães / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Científica / Made available in DSpace on 2018-07-19T11:11:43Z (GMT). No. of bitstreams: 1 MartinezCarrazana_Ivone_M.pdf: 2485359 bytes, checksum: 940d798281420b928ccef25b9a47978f (MD5) Previous issue date: 1993 / Resumo: Não informado / Abstract: Not informed / Mestrado / Mestre em Ciência da Computação