The objective of proposed research is to investigate the potential of strained silicon and silicon-germanium (SiGe) based devices for RF/mixed-signal applications. Different device topologies, namely strained buried channel modulation doped field effect transistor (MODFET) and silicon-on-insulator (SOI) based MOSFETs, are studied in this context. Our preliminary results on SiGe MODFETs indicate strong dependence of device performance on displacement damage, which is critical for extreme environment applications. This research will be an effort towards understanding the physics of these devices in extreme environment conditions.

[ES] En la última década, la plataforma de silicio ha emergido como la plataforma por excelencia para desarrollar circuitos fotónicos integrados debido a su versatilidad, la posibilidad de miniaturización y de una producción de bajo coste y a gran escala compatible con los sistemas CMOS ("complementary metal-oxide semiconductor"). La conversión de señales eléctricas a alta velocidad en señales ópticas es una función crítica hoy en día tanto para el procesamiento de datos como en el ámbito de las telecomunicaciones. La forma más eficaz de implementar actualementeuna ,modulación electro-óptica ultra-rápida se basa en el efecto Pockels que, de hecho,se encuentra en el corazón de los moduladores comerciales basados en niobato de litio y polímeros. Sin embargo, la implementación de esta funcionalidad se ve impedida en la plataforma de silicio debido a la simetría de inversión de la red cristalina del silicio. En este contexto, el silicio deformado surgió hace más de un decenio como una solución revolucionaria para romper esa centrosimetría y, de ese modo, hacer emerger no-linealidades de segundo orden en el propio silicio. Sin embargo, y a pesar de los alentadores resultados iniciales, estudios posteriores cuestionaron el origen de las respuestas obtenidas, achacando dichos resultados principalmente al efecto de dispersión de plasma. De hecho, más tarde se puso de manifiesto la presencia de varios factores limitantes y, más recientemente, se estimó que el valor del coeficiente χ(2) debía encontrarse en torno a varios pm/V. El trabajo desarrollado en esta tesis tiene como objetivo contribuir a impulsar el campo de silicio deformado mediante la investigación y el abordaje de dichos factores limitantes para, de esta fora, conseguir un efecto Pockels eficiente. Además, las características de captura de carga libre observadas en las estructuras de silicio deformado se han explotado para desarrollar un dispositivo fotónico no volátil. / [CA] En l'última dècada, la plataforma de silici ha emergit com la plataforma per excelència per a desenvolupar circuits fotònics integrats a causa de la seua versatilitat i la possibilitat de miniaturització i d'una producció de baix cost i a gran escala compatible amb els sistemes CMOS ("complementary metall-oxide semiconductor"). La conversió de senyals elèctrics a alta velocitat en senyals òptics és una funció crítica hui dia tant per al processament de dades com en l'àmbit de les telecomunicacions. La forma més eficaç d'implementar una modulació electro-òptica ultra-ràpida actualemente es basa en l'efecte *Pockels, que de fet,es troba en el cor dels moduladors comercials basats en el niobato de liti i polímers. No obstant això, la implementació d'aquesta funcionalitat es veu impedida en la plataforma de silici degut a la simetria d'inversió de la xarxa cristal·lina del silici. En aquest context, el silici deformat va sorgir fa més d'un decenni com una solució revolucionària per a trencar aqueixa centrosimetría i, d'aqueixa manera, fer emergir no-linealitats de segon ordre en el propi silici. No obstant això, malgrat els encoratjadors resultats inicials, estudis posteriors van qüestionar l'origen de la resposta obtinguda, atribuint-la principalment a aquest efecte de dispersió de plasma. De fet, més tard es va posar en relleu la presència de diversos factors limitants i, més recentment, es va estimar un valor de χ(2) en el rang de diversos pm/V. El treball desenvolupat en aquesta tesi té com a objectiu contribuir a impulsar el camp de silici deformat mitjançant la investigació i l'abordatge d'aquests factors limitants per a aconseguir un efecte Pockels eficient. A més, les característiques de captura de càrrega lliure observades en les estructures de silici deformat s'han explotat per a desenvolupar un dispositiu fotònic no volàtil. / [EN] In the last decade, silicon has emerged as the platform of choice for developing photonic integrated circuits due to its versatility, small footprint and the possibility of a low cost, large-scale CMOS compatible production. The conversion of high-speed electrical signals into optical digital data is a critical function for modern data communication technology. The most effective way for enabling ultra-fast electro-optical modulation is currently based on the Pockels effect, which is the basis of commercial modulators based on lithium niobate and polymers. However, the implementation of such functionality is prevented in the silicon platform due to the inversion symmetry of the silicon lattice. In this context, strained silicon emerged more than a decade ago as a revolutionary solution for breaking that centrosymmetry and, thus, allowing Pockels effect in the silicon material itself. However, despite the encouraging results from initial findings, following studies questioned the origin of the measured electro-optic response. In fact, the presence of several limiting factors was also later highlighted and a rather low strain induced χ(2) in the range of several pm/V was more recently estimated. The work developed on this thesis aims at contributing to push forward the strained silicon field by investigating and tackling such limiting factors to enable an efficient Pockels effect. Furthermore, the trapping properties observed in strained silicon structures have been exploited to develop a non-volatile photonic device. / Olivares Sánchez-Mellado, I. (2021). Development of Photonic Devices Based on the Strained Silicon Technology [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/167055 / TESIS

This cumulative Habilitation thesis summarizes several examples related to the application of Raman spectroscopy for the investigation of coupling phenomena induced by epitaxially, mechanically or piezoeletrically applied strain. Methods for quantitative determination of strain by Raman spectroscopy are proposed for some materials such as BiFeO3 or strained Si. Raman spectroscopy was also used for understanding temperature induced phase transitions or orbital ordering, which are intimately related to specific phonon modes, as in the case of BiCrO3 or LaVO3, respectively. A method based on the Raman tensor formalism, which allows an assignment of the BiFeO3 Raman modes of pure as well as mixed character/symmetries is proposed. Relying on this assignment it is shown that Raman spectroscopy is a powerful tool for the investigation of ferroelastic domain formation in multiferoic materials, being able to probe the tilt of the domain walls.

L'introduction d'une contrainte mécanique dans le canal de MOSFETs sur SOI est indispensable pour les noeuds technologiques sub-22 nm. Son efficacité dépend de la géométrie et des règles de dessin du dispositif. L'impact des étapes du procédé de fabrication des transistors (gravure des zones actives, formation de la grille métallique, implantation des Source/Drain (S/D)) sur la contrainte du silicium contraint sur isolant (sSOI) a été mesuré par diffraction des rayons X en incidence rasante (GIXRD). Parallèlement, le gain en performances de MOSFETs sur sSOI a été quantifié par rapport au SOI (100% de gain en mobilité pour des nMOS longs et larges (L=W=10 μm), 35% de gain en courant de drain à saturation (IDsat) pour des nMOS courts et étroits (L=25 nm, W=77 nm)). Des structures contraintes innovantes ont aussi été étudiées. Un gain en IDsat de 37% (18%) pour des pMOS sur SOI (sSOI) avec des S/D en SiGe est démontré par rapport au sSOI avec des S/D en Si, pour une longueur de grille de 60 nm et des films de 15 nm d'épaisseur. Des mesures GIXRD, couplées à des simulations mécaniques, ont permis d'étudier et d'optimiser des structures originales avec transfert de contrainte d'une couche enterrée précontrainte (en SiGe ou en nitrure) vers le canal.

L’accroissement du champ d’application et de la performance des microcontrôleurs s’accompagne d’une augmentation de la puissance consommée limitant l’autonomie des systèmes nomades (smartphones, tablettes, ordinateurs portables, implants biomédicaux, …). L’étude menée dans le cadre de la thèse, consiste à réduire la consommation dynamique des circuits fabriqués en technologie CMOS 80 nm avec mémoire non-volatile embarquée (e-NVM) ; à travers l’amélioration des performances des transistors MOS. Pour augmenter la mobilité des porteurs de charge, des techniques de fabrication utilisées dans les nœuds les plus avancés (40 nm, 32 nm) sont d’abord étudiées en fonction de différents critères (intégration, coût, gain en courant/performance). Celles sélectionnées sont ensuite optimisées et adaptées pour être embarquées sur une plate-forme e-NVM 80 nm. L’étape suivante est d’étudier comment transformer le gain en courant, en gain sur la consommation dynamique, sans dégrader la consommation statique. Les approches utilisées ont été de réduire la tension d’alimentation et la largeur des transistors. Un gain en consommation dynamique supérieur à 20 % est démontré sur des oscillateurs en anneau et sur un circuit numérique conçu avec près de 20 000 cellules logiques. La méthodologie appliquée sur le circuit a permis de réduire automatiquement la taille des transistors (évitant ainsi une étape de conception supplémentaire). Enfin, une dernière étude consiste à optimiser la consommation, les performances et la surface des cellules logiques à travers des améliorations de conception et une solution permettant de réduire l’impact de la contrainte induite par l’oxyde STI. / The increase of the scope of application and the performance of microcontrollers is accompanied by an increase in power consumption reducing the life-time of mobile systems (smartphones, tablets, laptops, biomedical implants, …). Here, the work consists of reducing the dynamic consumption of circuits manufactured in embedded non-volatile memories (e-NVM) CMOS 80 nm technology by improving the performance of MOS transistors. In order to increase the carriers’ mobility, manufacturing techniques used in the most advanced technological nodes (40 nm, 32 nm) are firstly studied according to different criteria (process integration, cost, current/performance gain). Then, selected techniques are optimized and adapted to be used on an e-NVM technological platform. The next step is to study how to transform the current gain into dynamic power gain without impacting the static consumption. To do so, the supply voltage and the transistor widths are reduced. Up to 20 % in dynamic current gain is demonstrated using ring oscillators and a digital circuit designed with 20,000 standard cells. The methodology applied on the circuit allows automatic reduction to all transistor widths without additional design modifications. Finally, a last study is performed in order to optimize the consumption, the performance and the area of digital standard cells through design improvements and by reducing the mechanical stress of STI oxide.

Mit dem Erreichen der Grenzen der konventionellen MOSFET-Skalierung werden neue Techniken untersucht, um die Leistungsfähigkeit der CMOS-Technologie dem bisherigen Trend folgend weiter zu steigern. Einer dieser Ansätze ist die Verwendung mechanischer Verspannungen im Transistorkanal. Mechanische Verspannungen führen zu Kristalldeformationen und ändern die elektronische Bandstruktur von Silizium, so dass n- und p-MOSFETs mit verspannten Kanälen erhöhte Ladungsträgerbeweglichkeiten und demzufolge eine gesteigerte Leistungsfähigkeit aufweisen. Die vorliegende Arbeit beschäftigt sich mit den Auswirkungen mechanischer Verspannungen auf die elektronischen Eigenschaften planarer Silicon-On-Insulator-MOSFETs für Höchstleistungsanwendungen sowie mit deren Optimierung und technologischen Begrenzungen. Der Effekt der Verspannung auf die Bandstruktur von Silizium und die Ladungsträgerbeweglichkeit wird zunächst systematisch mit Hilfe der empirischen Pseudopotenzialmethode und der Deformationspotenzialtheorie untersucht. Verringerte Streuraten und kleinere effektive Massen als Folge der Aufspaltung der Energiebänder sowie von Bandverformungen sind der Hauptgrund für eine erhöhte Löcher- bzw. Elektronenbeweglichkeit. Die unterschiedlichen Konzepte zur Erzeugung der Verspannung werden kurz rekapituliert. Der Schwerpunkt der Untersuchungen liegt auf den verspannten Deckschichten, den Si1-xGex- bzw. Si1-yCy- Source/Drain-Gebieten, den verspannungsspeichernden Prozessen und den verspannten Substraten. Die starke Abhängigkeit dieser Verspannungstechniken von der Transistorstruktur macht die Nutzung numerischer Simulationen unabdingbar. So werden die Auswirkungen von Variationen der Transistorgeometrie sowie von Prozessparametern im Hinblick auf die Verspannung und die Drainstromänderungen der Transistoren neben den Messungen am gefertigten Transistor auch anhand numerischer Simulationen dargestellt und verglichen. Wesentliche Parameter für eine erhöhte Verspannung werden bestimmt und technologische Herausforderungen bei der Prozessintegration diskutiert. Die durchgeführten Simulationen und das erlangte Verständnis der Wirkungsweise der Verspannungstechniken ermöglichen es, das Potenzial dieser Verspannungstechniken für weitere Leistungssteigerungen in zukünftigen Technologiegenerationen abzuschätzen. Dadurch ist es möglich, die Prozessbedingungen und die Eigenschaften der fertigen Bauelemente im Hinblick auf eine gesteigerte Leistungsfähigkeit hin zu optimieren. Mit der weiteren Verkleinerung der Strukturgrößen der Bauelemente wird der zunehmende Einfluss der parasitären Source/Drain-Widerstände als Begrenzung der Effektivität der Verspannungstechniken identifiziert. Anschließend werden die Wechselwirkungen zwischen den einzelnen Verspannungstechniken hervorgehoben bzw. die gegebenenfalls auftretenden Einschränkungen angesprochen. Abschließend wird das Transportverhalten sowohl im linearen ohmschen Bereich als auch unter dem Einfluss hoher elektrischer Feldstärken analysiert und die deutlichen Unterschiede für die Leistungssteigerungen der verspannten n- und p-MOSFETs begründet. / As conventional MOSFET scaling is reaching its limits, several novel techniques are investigated to extend the CMOS roadmap. One of these techniques is the introduction of mechanical strain in the silicon transistor channel. Because strain changes the inter-atomic distances and thus the electronic band structure of silicon, ntype and p-type transistors with strained channels can show enhanced carrier mobility and performance. The purpose of this thesis is to analyze and understand the effects of strain on the electronic properties of planar silicon-on-insulator MOSFETs for high-performance applications as well as the optimization of various stress techniques and their technological limitations. First, the effect of strain on the electronic band structure of silicon and the carrier mobility is studied systematically using the empirical pseudopotential method and the deformation potential theory. Strain-induced energy band splitting and band deformations alter the electron and hole mobility through modulated effective masses and modified scattering rates. The various concepts for strain generation inside the transistor channel are reviewed. The focus of this work is on strained overlayer films, strained Si1-xGex and Si1-yCy in the source/drain regions, stress memorization techniques and strained substrates. It is shown, that strained silicon based improvements are highly sensitive to the device layout and geometry. For that reason, numerical simulations are indispensable to analyze the efficiency of the strain techniques to transfer strain into the channel. In close relation with experimental work the results from detailed simulation studies including parameter variations and material analyses are presented, as well as a thorough investigation of critical parameters to increase the strain in the transistor channel. Thus, the process conditions and the properties of the fabricated devices can be optimized with respect to higher performance. In addition, technological limitations are discussed and the potential of the different strain techniques for further performance enhancements in future technology generations is evaluated. With the continuing reduction in device dimensions the detrimental impact of the parasitic source/drain resistance on device performance is quantified and projected to be the bottleneck for strain-induced performance improvements. Next, the effects from a combination of individual strain techniques are studied and their interactions or possible restrictions are highlighted. Finally, the transport properties in the low-field transport regime as well as under high electrical fields are analyzed and the notable differences between strained n-type and p-type transistors are discussed.