Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal.

Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal

Cette étude se situe dans un courant assez récent d'histoire culturelle liée à la Première Guerre mondiale où les recherches se concentrent sur l'expérience des individus plutôt que sur l'événement dans son ensemble. L'objectif de ce travail de recherche était d'identifier dans quelle mesure la violence de guerre a modifié certaines représentations présentes chez les soldats français et allemands durant la Grande Guerre. Afin d'observer ces représentations, les journaux de tranchées rédigés par les soldats ont été analysés selon trois thèmes principaux : les représentations des combattants, les représentations de l'ennemi et enfin les représentations de la vie à l'arrière des lignes. À la suite de notre analyse, nous pouvons affirmer que la violence de guerre a réellement eu un effet sur les représentations des soldats français et allemands dans les moments et selon les thèmes ciblés dans notre travail. La haine de l'ennemi était très présente dans les écrits des soldats, accentuée par les combats incessants au front. Aussi, un isolement s'est créé entre les soldats du front et les civils restés à l'arrière. En effet, l'expérience des soldats est difficilement compréhensible par ceux qui ne l'ont pas vécue. Ainsi, les soldats se replient sur eux-mêmes en créant entre autres des communautés de combattants. D'après notre lecture des journaux de tranchées, la violence de guerre a donc définitivement modifié les représentations des soldats.

Les composants actifs des convertisseurs de puissance empoyés pour la traction ferroviaire 1200 volts sont actuellement des IGBTs. Ceux-ci sont handicapés par leurs pertes en commutation et leur emballement thermique. L'utilisation de transistors MOS de puissance permettrait de pallier ces inconvénients. Néanmoins, à ces niveaux de tension, les transistors MOS sont pénalisés par leur compromis "tenue en tension/résistance passante spécifique". Dans le cadre de ces travaux de thèse, nous avons étudié différents principes pour concevoir une nouvelle structure MOS performante. Nous avons arrêté notre choix sur une structure se basant sur le concept de la superjonction, réalisé par gravure profonde et diffusion de bore. Théoriquement, cette structure atteint 13 mOcm2 pour 1200 V. Une grande partie des travaux de recherche a consisté à optimiser cette structure. Pour cela, nous avons étudié l'influence des paramètres technologiques et géométriques sur le compromis "tenue en tension/résistence passante spécifique". Nous avons également développé une terminaison innovante afin d'assurer la tenue en tension du composant. Il a ensuite fallu identifier les étapes critiques du procédé de fabrication. A partir de ces résultats, nous avons réalisé une diode 1200 V qui nous a permis de valider certaines briques technologiques.

Ce mémoire traite de la modélisation et de l'évaluation des performances d'un nouveau composant de puissance, le transistor MOS à tranchées. Plus précisément, on présente tout d'abord l'évolution des structures MOS de puissance basse tension depuis les années 70 jusqu'au transistor MOS à tranchées dont les principales propriétés sont énumérées. On réalise ensuite une étude des mécanismes - analyse statique à l'état passant et à l'état bloqué, analyse dynamique - intervenant dans les diverses zones du composant. Sur la base de cette étude, on établit un modèle de ce transistor pour le logiciel de simulation des circuits SPICE. Les procédures d'acquisition des paramètres de ce modèle sont précisées. Ce modèle ainsi obtenu est ensuite validé sur deux familles de divers composants MOS de puissance industriels. Enfin, les limites de performances statiques et dynamiques des transistors VDMOS et MOS à tranchées sont étudiées et comparées. Il est principalement montré que, dans le domaine des basses tensions, le transistor MOS à tranchées affiche des performances supérieures au transistor VDMOS en termes de résistance passante spécifique et de densité d'intégration. Les études analytiques et les simulations bidimensionnelles des deux types de composants montrent également que cette supériorité est appelée à s'accroître dans les années à venir.

Réalisées au début du processus de fabrication des circuits intégrés, les tranchées d'isolation permettent d'éviter les fuites de courant latérales qui pourraient avoir lieu entre les transistors. Les tranchées sont remplies par un film d'oxyde de silicium réalisé par des procédés de dépôt chimiques en phase vapeur (aussi appelés CVD). Le remplissage des tranchées est couramment réalisé par un procédé CVD à pression sub-atmosphérique (SACVD TEOS/O3). Cependant, la capacité de remplissage de ce procédé pour les nœuds technologiques CMOS 28 nm et inférieurs est dégradée à cause de profils trop verticaux dans les tranchées. Cela induit la formation de cavités dans l'oxyde et entraine des courts-circuits. Afin de pallier ce problème, une nouvelle stratégie de remplissage en trois étapes est proposée pour la technologie CMOS 14 nm. Dans la première étape, un film mince d'oxyde est déposé dans les tranchées. Puis, dans la deuxième étape, les flancs du film sont gravés à l'aide d'un procédé de gravure innovant, basé sur un plasma délocalisé de NF3/NH3, permettant de créer une pente favorable au remplissage final réalisé au cours de la troisième étape. Le développement de cette nouvelle stratégie de remplissage s'est déroulé selon plusieurs axes. Tout d'abord, le procédé de dépôt a été caractérisé afin de sélectionner les conditions optimales pour la première étape de la stratégie. Puis, le procédé de gravure innovant a été caractérisé en détail. L'influence des paramètres de gravure a été étudiée sur pleine plaque et sur plaques avec motifs afin de comprendre les mécanismes de gravure et de changement de pente dans les tranchées. Enfin, dans un troisième temps, la stratégie de remplissage a été développée et intégrée pour la technologie CMOS 14 nm. Nous montrons ainsi qu'il est possible de contrôler le changement de pente avec les conditions de gravure et que cette stratégie permet un remplissage des tranchées d'isolation sans cavités.

Réalisées au début du processus de fabrication des circuits intégrés, les tranchées d'isolation permettent d'éviter les fuites de courant latérales qui pourraient avoir lieu entre les transistors. Les tranchées sont remplies par un film d'oxyde de silicium réalisé par des procédés de dépôt chimiques en phase vapeur (aussi appelés CVD). Le remplissage des tranchées est couramment réalisé par un procédé CVD à pression sub-atmosphérique (SACVD TEOS/O3). Cependant, la capacité de remplissage de ce procédé pour les nœuds technologiques CMOS 28 nm et inférieurs est dégradée à cause de profils trop verticaux dans les tranchées. Cela induit la formation de cavités dans l'oxyde et entraine des courts-circuits. Afin de pallier ce problème, une nouvelle stratégie de remplissage en trois étapes est proposée pour la technologie CMOS 14 nm. Dans la première étape, un film mince d'oxyde est déposé dans les tranchées. Puis, dans la deuxième étape, les flancs du film sont gravés à l'aide d'un procédé de gravure innovant, basé sur un plasma délocalisé de NF3/NH3, permettant de créer une pente favorable au remplissage final réalisé au cours de la troisième étape. Le développement de cette nouvelle stratégie de remplissage s'est déroulé selon plusieurs axes. Tout d'abord, le procédé de dépôt a été caractérisé afin de sélectionner les conditions optimales pour la première étape de la stratégie. Puis, le procédé de gravure innovant a été caractérisé en détail. L'influence des paramètres de gravure a été étudiée sur pleine plaque et sur plaques avec motifs afin de comprendre les mécanismes de gravure et de changement de pente dans les tranchées. Enfin, dans un troisième temps, la stratégie de remplissage a été développée et intégrée pour la technologie CMOS 14 nm. Nous montrons ainsi qu'il est possible de contrôler le changement de pente avec les conditions de gravure et que cette stratégie permet un remplissage des tranchées d'isolation sans cavités. / Achieved at the beginning of the integrated circuits manufacturing, shallow trench isolation permits to electrically isolate transistors from each other's to avoid current leakage. Trenches are filled with silicon dioxide film deposited by chemical vapor deposition (also called CVD). Trenches gap-filling is usually performed by TEOS/O3 Sub-Atmospheric Chemical Vapor Deposition (TEOS/O3 SACVD). However, trenches gap-filling with SACVD process reveals some limitations for advanced technology nodes (mainly 28 nm & 14 nm) due to quasi-vertical trenches profile and slope sensitivity of SACVD, which can lead to voids formation in gap-filling oxide and consequently to electrical isolation failure. To solve this issue, a new three steps gap-fill strategy is proposed for the CMOS 14 nm technology node. During the first step, a thin oxide liner is deposited into trenches. Then, in the second step, film sidewalls are etched with an innovative process, based on downstream plasma of NF3/NH3, to create tapered profile favorable for final SACVD gap-fill achieved in the third step. The development of this strategy has followed three work leads. First, the deposition process has been characterized to select best conditions for the first step. Then, the innovative etching process has been widely characterized. The influence of etching parameters has been studied on blanket and patterned wafers to understand etching mechanisms and slope modification. Finally, the gap-fill strategy has been developed and integrated for the CMOS 14 nm technology node. We demonstrate that it is possible to control the slope modification by tuning etching conditions and that strategy allows a void-free trenches filling.

La réalisation de dispositifs à des dimensions sous-micrométriques et nanométriques demande une maîtrise parfaite des procédés de fabrication, notamment ceux de gravure. La réalisation des ces dispositifs est complexe et les exigences en termes de qualité et de géométrie des profils de gravure imposent de choisir les conditions opératoires les mieux adaptées. Les simulations de l'évolution spatio-temporelle des profils de gravure que nous proposons dans cette thèse s'inscrivent parfaitement dans ce contexte. Le simulateur que nous avons réalisé offre la possibilité de mieux comprendre les processus qui entrent en jeu lors de la gravure par plasma de profils dans divers matériaux. Il permet de tester l'influence des paramètres du plasma sur la forme du profil et donc de déterminer les conditions opératoires optimales. La mise au point de ce simulateur s'appuie sur les concepts fondamentaux qui gouvernent la gravure par plasma. À partir de l'état des lieux des différentes approches numériques pouvant être utilisées, nous avons élaboré un algorithme stable et adaptable permettant de mettre en évidence l'importance de certains paramètres clés pour la réalisation de profils de gravure par un plasma à haute densité et à basse pression. Les capacités de cet algorithme ont été testées en étudiant d'une part la pulvérisation de Si dans un plasma d'argon et d'autre part, la gravure chimique assistée par les ions de SiO2/Si dans un plasma de chlore. Grâce aux comparaisons entre profils simulés et expérimentaux, nous avons montré l'importance du choix de certains paramètres, comme la nature du gaz utilisé et la pression du plasma, la forme initiale du masque, la sélectivité masque/matériau, le rapport de flux neutre/ion, etc. Nous avons aussi lié ces paramètres à la formation de défauts dans les profils, par exemple celle de facettes sur le masque, de parois concaves, et de micro-tranchées. Enfin, nous avons montré que le phénomène de redépôt des atomes pulvérisés entre en compétition avec la charge électrique de surface pour expliquer la formation de profils en V dans le Pt pulvérisé par un plasma d'argon. / Sub-micrometer and nanometer-size device manufacturing requires perfect control of fabrication processing, in particular plasma etching. The fabrication of such devices is complex and the requirements in terms of quality and geometry of the etching profiles impose to use the best adapted operating conditions. Simulation of space and time-etching profile evolution that is proposed in this thesis addresses these issues. The simulator yields a better understanding of the fundamental mechanisms that occur during plasma etching of features in various materials. It enables to test the influence of plasma parameters on the profile shape and thus to determine the optimal operating conditions. The development of the simulator is based on the fundamental concepts in plasma etching. From thorough review of the various numerical approaches available to simulate etching profile evolution, we have developed a stable and flexible algorithm that enables to emphasize the importance of some key-parameters for the realization of etching profiles by high-density and low-pressure plasma. The capabilities of this algorithm were tested on the study of Si sputtering in an argon plasma and of ion-assisted chemical etching of SiO2/Si in a chlorine plasma. From comparisons between simulated and experimental profiles, we have shown the importance of some parameters, like the nature of the gas, the plasma pressure, the initial shape of the mask, the mask/material selectivity, the neutral/ion flux ratio, etc. We also linked these parameters to the formation of defects in the profile, for exemple mask facetting, sidewall bowing and microtrenching. Finally, we have shown that redeposition of sputtered atoms compete with electric surface charging to explain V-shape profiles observed on Pt sputtered in argon plasmas.

La réalisation de dispositifs à des dimensions sous-micrométriques et nanométriques demande une maîtrise parfaite des procédés de fabrication, notamment ceux de gravure. La réalisation des ces dispositifs est complexe et les exigences en termes de qualité et de géométrie des profils de gravure imposent de choisir les conditions opératoires les mieux adaptées. Les simulations de l'évolution spatio-temporelle des profils de gravure que nous proposons dans cette thèse s'inscrivent parfaitement dans ce contexte. Le simulateur que nous avons réalisé offre la possibilité de mieux comprendre les processus qui entrent en jeu lors de la gravure par plasma de profils dans divers matériaux. Il permet de tester l'influence des paramètres du plasma sur la forme du profil et donc de déterminer les conditions opératoires optimales. La mise au point de ce simulateur s'appuie sur les concepts fondamentaux qui gouvernent la gravure par plasma. À partir de l'état des lieux des différentes approches numériques pouvant être utilisées, nous avons élaboré un algorithme stable et adaptable permettant de mettre en évidence l'importance de certains paramètres clés pour la réalisation de profils de gravure par un plasma à haute densité et à basse pression. Les capacités de cet algorithme ont été testées en étudiant d'une part la pulvérisation de Si dans un plasma d'argon et d'autre part, la gravure chimique assistée par les ions de SiO2/Si dans un plasma de chlore. Grâce aux comparaisons entre profils simulés et expérimentaux, nous avons montré l'importance du choix de certains paramètres, comme la nature du gaz utilisé et la pression du plasma, la forme initiale du masque, la sélectivité masque/matériau, le rapport de flux neutre/ion, etc. Nous avons aussi lié ces paramètres à la formation de défauts dans les profils, par exemple celle de facettes sur le masque, de parois concaves, et de micro-tranchées. Enfin, nous avons montré que le phénomène de redépôt des atomes pulvérisés entre en compétition avec la charge électrique de surface pour expliquer la formation de profils en V dans le Pt pulvérisé par un plasma d'argon. / Sub-micrometer and nanometer-size device manufacturing requires perfect control of fabrication processing, in particular plasma etching. The fabrication of such devices is complex and the requirements in terms of quality and geometry of the etching profiles impose to use the best adapted operating conditions. Simulation of space and time-etching profile evolution that is proposed in this thesis addresses these issues. The simulator yields a better understanding of the fundamental mechanisms that occur during plasma etching of features in various materials. It enables to test the influence of plasma parameters on the profile shape and thus to determine the optimal operating conditions. The development of the simulator is based on the fundamental concepts in plasma etching. From thorough review of the various numerical approaches available to simulate etching profile evolution, we have developed a stable and flexible algorithm that enables to emphasize the importance of some key-parameters for the realization of etching profiles by high-density and low-pressure plasma. The capabilities of this algorithm were tested on the study of Si sputtering in an argon plasma and of ion-assisted chemical etching of SiO2/Si in a chlorine plasma. From comparisons between simulated and experimental profiles, we have shown the importance of some parameters, like the nature of the gas, the plasma pressure, the initial shape of the mask, the mask/material selectivity, the neutral/ion flux ratio, etc. We also linked these parameters to the formation of defects in the profile, for exemple mask facetting, sidewall bowing and microtrenching. Finally, we have shown that redeposition of sputtered atoms compete with electric surface charging to explain V-shape profiles observed on Pt sputtered in argon plasmas.

L'analyse et la conception des systèmes en électronique de puissance nécessitent la prise en compte de phénomènes complexes propres à chaque composant du système mais aussi en accord avec son environnement. La description précise du comportement d'un système passe par la simulation utilisant des modèles suffisamment précis de tous ces composants. Dans notre étude, les modèles basés sur la physique des semiconducteurs permettent de décrire le comportement de la charge stockée dans la base large et peu dopée des composants bipolaires. Cette description fine est indispensable à la bonne précision de nos modèles car l'évolution des porteurs dans la base est indissociable du comportement en statique et en dynamique du composant. Ainsi, les modèles physiques analytiques de diode PiN mais surtout d'IGBT NPT ou PT, ayant une technologie de grille 'planar' ou à tranchées sont présentés puis validés. La modélisation de systèmes complexes en électronique de puissance est abordée au travers de deux études. La première concerne l'association des modèles de semiconducteurs avec des modèles de la connectique dans un module de puissance du commerce (3300V /1200A). Une analyse sur les déséquilibres en courant entre les différentes puces en parallèle est donnée. La seconde présente une architecture innovante issue de l'intégration fonctionnelle. Cette architecture faibles pertes permet d'améliorer le compromis chute de tension à l'état passant/ énergie de commutation à l'ouverture inhérent aux composants IGBT. Sa réalisation technologique est présentée au travers de mesure.