La réduction (" scaling ") continue des dimensions des transistors MOSFET nous a conduits à l'ère de la nanoélectronique. Le transistor à effet de champ multi-grilles (MultiGate FET, MuGFET) avec l'architecture "nanofil canal" est considéré comme un candidat possible pour le scaling des MOSFET jusqu'à la fin de la roadmap. Parallèlement au scaling des CMOS classiques ou scaling suivant la loi de Moore, de nombreuses propositions de nouveaux dispositifs, exploitant des phénomènes nanométriques, ont été faites. Ainsi, le transistor monoélectronique (SET), utilisant le phénomène de "blocage de Coulomb", et le transistor à atome unique (SAT), en tant que transistors de dimensions ultimes, sont les premiers dispositifs nanoélectroniques visant de nouvelles applications comme la logique à valeurs multiples ou l'informatique quantique. Bien que le SET a été initialement proposé comme un substitut au CMOS ("Au-delà du dispositif CMOS"), il est maintenant largement considéré comme un complément à la technologie CMOS permettant de nouveaux circuits fonctionnels. Toutefois, la faible température de fonctionnement et la fabrication incompatible avec le procédé CMOS ont été des contraintes majeures pour l'intégration SET avec la technologie FET industrielle. Cette thèse répond à ce problème en combinant les technologies CMOS de dimensions réduites, SET et SAT par le biais d'un schéma d'intégration unique afin de fabriquer des transistors " Trigate " nanofil. Dans ce travail, pour la première fois, un SET fonctionnant à température ambiante et fabriqués à partir de technologies CMOS SOI à l'état de l'art (incluant high-k/grille métallique) est démontré. Le fonctionnement à température ambiante du SET nécessite une île (ou canal) de dimensions inférieures à 5 nm. Ce résultat est obtenu grâce à la réduction du canal nanofil ''trigate'' à environ 5 nm de largeur. Une étude plus approfondie des mécanismes de transport mis en jeu dans le dispositif est réalisée au moyen de mesures cryogéniques de conductance. Des simulations NEGF tridimensionnelles sont également utilisées pour optimiser la conception du SET. De plus, la cointégration sur la même puce de MOSFET FDSOI et SET est réalisée. Des circuits hybrides SET-FET fonctionnant à température ambiante et permettant l'amplification du courant SET jusque dans la gamme des milliampères (appelé "dispositif SETMOS" dans la littérature) sont démontrés de même que de la résistance différentielle négative (NDR) et de la logique à valeurs multiples. Parallèlement, sur la même technologie, un transistor à atome unique fonctionnant à température cryogénique est également démontré. Ceci est obtenu par la réduction de la longueur de canal MOSFET à environ 10 nm, si bien qu'il ne comporte plus qu'un seul atome de dopant dans le canal (diffusée à partir de la source ou de drain). A basse température, le transport d'électrons à travers l'état d'énergie de ce dopant unique est étudié. Ces dispositifs fonctionnent également comme MOSFET à température ambiante. Par conséquent, une nouvelle méthode d'analyse est développée en corrélation avec des caractéristiques à 300K et des mesures cryogéniques pour comprendre l'impact du dopant unique sur l'échelle MOSFET à température ambiante.

Les transistors mono-électroniques (SETs) sont des dispositifs ayant un grand potentiel d'applications, comme la détection de charge ultra-sensible, la logique à basse consommation de puissance, la mémoire ou la métrologie. De plus, la possibilité de piéger un seul électron et de manipuler son état de spin pourrait permettre des applications en informatique quantique. Le silicium est un matériau intéressant pour fabriquer l'îlot d'un SET. Son gap semi-conducteur permet le fonctionnement du dispositif dans le régime à un seul électron ou trou et pourrait permettre d'étendre la plage d'opération du SET en température en augmentant l'énergie d'addition du diamant central de la valeur du gap. En outre, le silicium bénéficie de plus de quarante années d'expertise en microfabrication et d'une compatibilité avec la technologie métal-oxyde-semi-conducteur complémentaire (CMOS). Cependant, la fabrication de ces dispositifs fait face à de sérieuses limitations à cause de la taille nanométrique requise pour l'îlot. À ce jour, les procédés de fabrication proposés permettant l'opération à la température ambiante sont trop peu reproductibles pour permettre des applications à grande échelle. Dans ce mémoire de maîtrise, la fabrication de transistors mono-électroniques en silicium (Si-SETs) pour le traitement classique et quantique de l'information est réalisée avec un procédé nanodamascène. Le polissage chimico-mécanique (CMP) est introduit comme étape clef de la fabrication du transistor, permettant le contrôle au nanomètre près (nanodamascène) de l'épaisseur du transistor. Cet outil permet la fabrication de dispositifs ayant une géométrie auparavant impossible à réaliser et ouvre la porte à l'innovation technologique. De plus, un procédé de gravure du silicium par plasma à couplage inductif (ICP) est développé pour permettre la fabrication de nanostructures de silicium sur une nanotopographie alliant le nano et le 3D. Les Si-SETs fabriqués sont caractérisés à basse température et démontrent du blocage de Coulomb avec une énergie de charge de plus de 100 meV, soit quatre fois la température ambiante. De plus, le régime à un seul électron et les effets quantiques du confinement dans ce régime sont observés. Pour la première fois, le gap complet du silicium et les premiers diamants sont mesurés sur un dispositif fabriqué avec un procédé reproductible et industrialisable. Le diamant central voit son énergie d'addition augmentée de la valeur du gap du silicium, pour un total de plus de 1200 meV, soit 46 fois la température ambiante. Cette caractéristique pourrait ouvrir la porte à des applications en logique basse puissance dans un mode de transport à plusieurs électrons laissant circuler dix fois plus de courant dans l'état ouvert, tout en conservant le bas courant dans l'état fermé d'un SET.

La réduction (« scaling ») continue des dimensions des transistors MOSFET nous a conduits à l'ère de la nanoélectronique. Le transistor à effet de champ multi-grilles (MultiGate FET, MuGFET) avec l'architecture «nanofil canal» est considéré comme un candidat possible pour le scaling des MOSFET jusqu'à la fin de la roadmap. Parallèlement au scaling des CMOS classiques ou scaling suivant la loi de Moore, de nombreuses propositions de nouveaux dispositifs, exploitant des phénomènes nanométriques, ont été faites. Ainsi, le transistor monoélectronique (SET), utilisant le phénomène de «blocage de Coulomb», et le transistor à atome unique (SAT), en tant que transistors de dimensions ultimes, sont les premiers dispositifs nanoélectroniques visant de nouvelles applications comme la logique à valeurs multiples ou l'informatique quantique. Bien que le SET a été initialement proposé comme un substitut au CMOS («Au-delà du dispositif CMOS»), il est maintenant largement considéré comme un complément à la technologie CMOS permettant de nouveaux circuits fonctionnels. Toutefois, la faible température de fonctionnement et la fabrication incompatible avec le procédé CMOS ont été des contraintes majeures pour l'intégration SET avec la technologie FET industrielle. Cette thèse répond à ce problème en combinant les technologies CMOS de dimensions réduites, SET et SAT par le biais d'un schéma d'intégration unique afin de fabriquer des transistors « Trigate » nanofil. Dans ce travail, pour la première fois, un SET fonctionnant à température ambiante et fabriqués à partir de technologies CMOS SOI à l'état de l'art (incluant high-k/grille métallique) est démontré. Le fonctionnement à température ambiante du SET nécessite une île (ou canal) de dimensions inférieures à 5 nm. Ce résultat est obtenu grâce à la réduction du canal nanofil ‘‘trigate'' à environ 5 nm de largeur. Une étude plus approfondie des mécanismes de transport mis en jeu dans le dispositif est réalisée au moyen de mesures cryogéniques de conductance. Des simulations NEGF tridimensionnelles sont également utilisées pour optimiser la conception du SET. De plus, la cointégration sur la même puce de MOSFET FDSOI et SET est réalisée. Des circuits hybrides SET-FET fonctionnant à température ambiante et permettant l'amplification du courant SET jusque dans la gamme des milliampères (appelé «dispositif SETMOS» dans la littérature) sont démontrés de même que de la résistance différentielle négative (NDR) et de la logique à valeurs multiples. Parallèlement, sur la même technologie, un transistor à atome unique fonctionnant à température cryogénique est également démontré. Ceci est obtenu par la réduction de la longueur de canal MOSFET à environ 10 nm, si bien qu'il ne comporte plus qu'un seul atome de dopant dans le canal (diffusée à partir de la source ou de drain). A basse température, le transport d'électrons à travers l'état d'énergie de ce dopant unique est étudié. Ces dispositifs fonctionnent également comme MOSFET à température ambiante. Par conséquent, une nouvelle méthode d'analyse est développée en corrélation avec des caractéristiques à 300K et des mesures cryogéniques pour comprendre l'impact du dopant unique sur l'échelle MOSFET à température ambiante. / Continuous scaling of MOSFET dimensions has led us to the era of nanoelectronics. Multigate FET (MuGFET) architecture with ‘nanowire channel' is being considered as one feasible enabler of MOSFET scaling to end-of-roadmap. Alongside classical CMOS or Moore's law scaling, many novel device proposals exploiting nanoscale phenomena have been made either. Single Electron Transistor (SET), with its unique ‘Coulomb Blockade' phenomena, and Single Atom Transistor (SAT), as an ultimately scaled transistor, are prime nanoelectronic devices for novel applications like multivalued logic, quantum computing etc. Though SET was initially proposed as a substitute for CMOS (‘Beyond CMOS device'), it is now widely considered as a compliment to CMOS technology to enable novel functional circuits. However, the low operation temperature and non-CMOS fabrication process have been major limitations for SET integration with FET. This thesis makes an effort at combining scaled CMOS, SET and SAT through a single integration scheme enabling trigate nanowire-FET, SET or SAT. In this work, for the first time, fabrication of room temperature operating SET on state-of-the-art SOI CMOS technology (featuring high-k/metal gate) is demonstrated. Room temperature operation of SET requires an island (or channel) with dimensions of 5 nm or less. This is achieved through reduction of trigated nanowire channel to around 5 nm in width. Further study of carrier transport mechanisms in the device is carried out through cryogenic conductance measurements. Three dimensional NEGF simulations are also employed to optimize SET design. As a step further, cointegration of FDSOI MOSFET and SET on the same die is carried out. Room temperature hybrid SET-FET circuits enabling amplification of SET current to micro-ampere range (proposed as ‘SETMOS device' in literature), negative differential resistance (NDR) and multivalued logic are shown. Alongside this, on the same technology, a Single Atom Transistor working at cryogenic temperature is also demonstrated. This is achieved through scaling of MOSFET channel length to around 10 nm that enables having a single dopant atom in channel (diffused from source or drain). At low temperature, electron transport through the energy state of this single dopant is studied. These devices also work as scaled MOSFETs at room temperature. Therefore, a novel analysis method is developed correlating 300 K characteristics with cryogenic measurements to understand the impact of single dopant on scaled MOSFET at room temperature.

Cette thèse présente une étude du transport électronique à basse température dans des transistors à effet de champ nanométriques en silicium sur isolant. Leur comportement électrique dépend notamment de la constitution des jonctions entre les réservoirs et le canal, qui est déterminée lors de la fabrication par l'utilisation d'espaceurs de part et d'autre de la grille. Cette différence de comportement est exacerbée à basse température. Dans des transistors très courts, de longueur de grille typique égale à 30 nm, compte tenu de la diffusion des dopants lors du recuit d'activation, il est possible d'obtenir sous la grille un unique donneur bien couplé aux deux réservoirs. Sa présence est révélée par de l'effet tunnel résonant à travers les niveaux d'énergie associés à ses orbitales, observé à basse température à des tensions de grille inférieures au seuil du transistor. L'estimation de l'énergie d'ionisation de ce donneur donne une valeur supérieure à la valeur attendue pour un donneur dans du silicium massif, ce qui est attribué à l'effet du confinement diélectrique du donneur. À l'inverse, il est possible de définir des résistances d'accès au canal suffisantes pour y confiner les électrons. Un transistor se comporte alors comme un transistor mono-électronique à basse température, dont l'îlot est situé sous la grille. Ce moyen de créer un transistor mono-électronique est étendu à des systèmes d'îlots couplés, en déposant plusieurs grilles entre la source et le drain. Plusieurs comportements sont obtenus selon l'écart entre les grilles et la longueur des espaceurs. Ces systèmes sont utilisés pour réaliser le transfert d'un électron unique.

Cette thèse est consacrée à des mesures de transport électronique dans des transistors mono-électroniques de type MOSFET silicium à base de nanofil.<br />L'îlot de blocage de Coulomb n'est pas formé par des constrictions ou des barrières d'oxyde mais par une modulation du dopage et une grille couvrant la partie centrale du fil. Ces dispositifs sont des transistors mono-électroniques très stables et bien contrôlés.<br />Quand il ne contient que peu d'électrons, l'îlot est dans un régime localisé où l'espacement entre résonances de Coulomb est très irrégulier. A partir de quelques dizaines d'électrons l'îlot devient diffusif. Dans ce cas les fluctuations de l'espacement entre résonances sont petites et correspondent à l'espacement entre niveaux à une particule.<br />Le blocage de Coulomb contrôlé permet d'analyser les barrières formées par les parties faiblement dopées du fil. A petite échelle, le remplissage de dopants individuels cause des anomalies dans le spectre de Coulomb qui permettent de remonter à la matrice de capacité, la position approximative, la dynamique et le spin des dopants. A grande échelle l'augmentation de la densité électronique dans les barrières avec la tension de grille entraîne une forte augmentation de la constante diélectrique dans les barrières. Nous observons un bon accord entre constante diélectrique et conductance des barrières via les lois d'échelle de la transition métal-isolant.