Depuis 40 ans, suivant le rythme dicté par la loi de Moore, la microélectronique évolue de façon continue grâce à la réduction constante des dimensions des transistors MOS. Celle-ci a entraîné pour les grilles polycristallines des transistors PMOS l'apparition de la déplétion de grille et de la pénétration du bore dans l'isolant, dégradant fortement leurs performances, lorsque le dopage par implantation ionique est utilisé. Afin de réduire ces deux effets, nous proposons une autre forme de dopage pour l'électrode de grille: un dépôt de silicium amorphe à basse température, dopé bore in-situ, à partir de BCl3 et de Si2H6. Le premier chapitre de cette thèse est consacré à une étude bibliographique portant sur l'état de l'art et les solutions technologiques proposées pour améliorer les performances des transistors MOS. A partir de cette étude, nous montrons tout l'intérêt de la solution technologique que nous proposons. Le second chapitre est dédié au développement de simulateurs capacité-tension et courant-tension. Nous montrons que la prise en compte du confinement des porteurs aux interfaces est indispensable afin d'extraire les paramètres des composants avec le maximum de précision lors de la caractérisation électrique. Enfin, dans le troisième chapitre, nous donnons les résultats des études expérimentales de la couche de polysilicium (résistivité, contraintes, rugosité&) et de capacités MOS polySi(P+) / SiO2 (3,8nm) / Si. Malgré une amélioration nécessaire de la fiabilité de la couche de SiO2, la caractérisation nous montre que la déplétion de grille est pratiquement inexistante.
| Identifer | oai:union.ndltd.org:CCSD/oai:tel.archives-ouvertes.fr:tel-00010405 |
| Date | 20 July 2005 |
| Creators | JORDANA, Emmanuel |
| Publisher | Université Paul Sabatier - Toulouse III |
| Source Sets | CCSD theses-EN-ligne, France |
| Language | French |
| Detected Language | French |
| Type | PhD thesis |
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