Το αντικείμενο της παρούσας διδακτορικής διατριβής εστιάζεται στην ανάπτυξη αποδοτικών τεχνικών μεταγλώττισης για επαναπροσδιοριζόμενα ολοκληρωμένα συστήματα αρχιτεκτονικών πίνακα. Χρησιμοποιήθηκαν εφαρμογές που κυριαρχούνται από δεδομένα για τον έλεγχο των μεθοδολογιών. Σκοπός είναι να βελτιστοποιηθεί η εκτέλεση των εφαρμογών ως προς χαρακτηριστικά των επαναπροσδιοριζόμενων συστημάτων όπως η απόδοση, ο αριθμός εντολών ανά κύκλο ρολογιού, η επιφάνεια ολοκλήρωσης και ο βαθμός χρησιμοποίησης των επεξεργαστικών πόρων. Αυτό επιτυγχάνεται με την εισαγωγή πρωτότυπων τεχνικών χαρτογράφησης αλλά και την εύρεση βέλτιστων αρχιτεκτονικών. Στο πρώτο τμήμα της διατριβής υλοποιήθηκε η έρευνα, ανάπτυξη και αυτοματοποίηση τεχνικών μεταγλώττισης για επαναπροσδιοριζόμενα συστήματα αρχιτεκτονικών πίνακα. Κύριο χαρακτηριστικό αυτών των αρχιτεκτονικών είναι ύπαρξη μεγάλου αριθμού επεξεργαστικών στοιχείων που δουλεύουν παράλληλα με αποτέλεσμα να επιταχύνουν την εκτέλεση εφαρμογών που εμφανίζουν παραλληλία πράξεων. Η λειτουργία τους σε ενσωματωμένα συστήματα είναι αυτή ενός συνεπεξεργαστή. Η έρευνα πάνω σε επαναπροσδιοριζόμενες αρχιτεκτονικές πίνακα έχει αποκτήσει μεγάλο ενδιαφέρον λόγω της ευελιξίας, της επεκτασιμότητας και της απόδοσής τους, ιδιαίτερα σε εφαρμογές που κυριαρχούνται από δεδομένα. Η μεταγλώττιση, όμως, εφαρμογών πάνω σε αυτές χαρακτηρίζεται από υψηλή πολυπλοκότητα. Απαιτούνται κατάλληλα εργαλεία και ειδικές μεθοδολογίες χαρτογράφησης για την εκμετάλλευση των χαρακτηριστικών αυτών των αρχιτεκτονικών. Με αυτό το σκεπτικό, προτάθηκε μια πρωτότυπη επαναστοχεύσιμη μεθοδολογία χαρτογράφησης εφαρμογών, η οποία επιπλέον έχει αυτοματοποιηθεί με τη χρήση ενός πρότυπου εργαλείου μεταγλώττισης που στοχεύει σε ένα αρχιτεκτονικό παραμετρικό πρότυπο. Αποτέλεσμα ήταν η εύρεση των βέλτιστων αρχιτεκτονικών με βάσει την απόδοση, τον αριθμό των εντολών ανά κύκλο ρολογιού και το χρόνο εκτέλεσης του εργαλείου, για μια ομάδα εφαρμογών. Η αποδοτικότητα μιας επαναπροσδιοριζόμενης αρχιτεκτονικής πίνακα ως προς την ταχύτητα και το κόστος σε υλικό είναι δύσκολο να μετρηθεί, για αυτό έχουν υπάρξει λίγες έρευνες που μελετούν την επίδραση αρχιτεκτονικών παραμέτρων πάνω σε παράγοντες όπως η επιφάνεια ολοκλήρωσης και ο αριθμός εντολών ανά κύκλο ρολογιού. Επιπλέον, καμιά εργασία δεν έχει εξετάσει την επίδραση πολλαπλασιαστών ενσωματωμένων στα επεξεργαστικά στοιχεία των επαναπροσδιοριζόμενων αρχιτεκτονικών. Χρησιμοποιώντας την υπάρχουσα επαναστοχεύσιμη μεθοδολογία μεταγλώττισης και μια παραμετρική υλοποίηση της αρχιτεκτονικής σε γλώσσα περιγραφής υλικού, εξετάζουμε την επίδραση των πολλαπλασιαστών από τη μεριά της χαρτογράφησης και της αρχιτεκτονικής. Επίσης, περιγράφεται η πρωτότυπη μεθοδολογία χαρτογράφησης που εισήχθη με σκοπό την αποδοτική λειτουργία του αλγορίθμου Fast Fourier Transform (FFT) πάνω σε επαναπροσδιοριζόμενα συστήματα αρχιτεκτονικών πίνακα. Ο αλγόριθμος FFT χαρακτηρίζεται από μεγάλο αριθμό πράξεων κυρίως πολλαπλασιασμών που επιβραδύνουν την απόδοση μιας επαναπροσδιοριζόμενης αρχιτεκτονικής. Εκμεταλλευόμενοι την ύπαρξη εσωτερικής επαναληπτικής δομής μέσα στον αλγόριθμο και χρησιμοποιώντας μια επαναπροσδιοριζόμενη αρχιτεκτονική 16 επεξεργαστικών στοιχείων, αναπτύξαμε μια πρωτότυπη τεχνική χαρτογράφησης. Επιπρόσθετα, η τεχνική μας λαμβάνει υπόψη την ιεραρχία μνήμης μεταξύ κύριας μνήμης και επαναπροσδιοριζόμενης αρχιτεκτονικής για την περαιτέρω επιτάχυνση εκτέλεσης του αλγορίθμου FFT. Η χρήση της προτεινόμενης τεχνικής χαρτογράφησης οδηγεί σε επίτευξη βαθμού χρησιμοποίησης των επεξεργαστικών στοιχείων άνω του 90%, τιμή που είναι τουλάχιστον 37% υψηλότερη από την καλύτερη τιμή της βιβλιογραφίας. / The object of this PhD thesis focuses on developing efficient mapping techniques for coarse grain reconfigurable build arrays. Data intensive applications were used to evaluate the proposed methodologies. The aim is to optimize the applications’ performance on characteristics targeting reconfigurable characteristics such as performance, instructions per cycle, area of integration and processing resource utilization. This is achieved by introducing novel mapping techniques and finding optimal architectures. In the first part of the thesis research, development and automation of mapping techniques was carried out targeting coarse grain reconfigurable arrays. The main feature of these architectures is the presence of a large number of processing elements working in parallel thus speeding up the execution of applications featuring parallel operations. The function of these processing elements in embedded systems resembles that of a coprocessor. The research on reconfigurable array architectures has gained considerable interest because of their flexibility, scalability and performance, particularly in data intensive applications. Nevertheless, compiling these applications on reconfigurable architectures is characterized by high degree of complexity. Appropriate tools and special mapping methodologies are needed to exploit the characteristics of these architectures. Bearing this in mind, we proposed a novel reconfigurable methodology for mapping applications, which has also been automated with the use of a prototype compiler tool aiming at a parametric architectural model. The result was finding the best architectures on the basis of performance, the instructions per cycle term and the tool execution time for a sample set of applications. It is difficult to evaluate the efficiency of a reconfigurable array architecture table in terms of speed and area of integration, so there have been few cases studying the effect of architectural parameters on factors such as surface integration and the number of instructions per clock cycle. Moreover, no work has examined the multipliers’ impact embedded in reconfigurable architectures processing elements. Using the existing reconfigurable mapping methodology and a parametric implementation of the architecture in hardware description language, we examine the effect of multipliers on the part of the mapping phase and architecture. We also describe an original mapping methodology introduced for the purpose of efficiently mapping the Fast Fourier Transform (FFT) algorithm on reconfigurable array architectures. The FFT algorithm is characterized by a large number of operations primarily multiplications that slow the performance of a reconfigurable architecture. Exploiting the existence of an internal structure inside the FFT algorithm and by the use of a reconfigurable architecture template of 16 processing elements, we developed a novel mapping technique. Additionally, our technique takes into account the memory hierarchy between main memory and reconfigurable architecture in order to further accelerate the implementation of the FFT algorithm. Using the proposed mapping technique results in processing elements utilization of over 90% value which is at least 37% better than the best value of the related literature.

Το αριθμητικό σύστημα υπολοίπων (RNS) έχει προταθεί ως ένας τρόπος για επιτάχυνση των αριθμητικών πράξεων του πολλαπλασιασμού και της πρόσθεσης. Ένα από τα σημαντικά πλεονεκτήματα της χρήσης του RNS είναι ότι οδηγεί σε κυκλώματα που έχουν το χαρακτηριστικό της χαμηλής κατανάλωσης. Πιο συγκεκριμένα στην παρούσα διατριβή γίνεται μια αναλυτική μελέτη πάνω στην ταχύτητα διεξαγωγής της πράξης του πολλαπλασιασμού και της άθροισης. Ο λόγος που γίνεται αυτό είναι διότι οι εφαρμογές επεξεργασίας σήματος χρησιμοποιούν ιδιαιτέρως τις προαναφερθείσες πράξεις. Επίσης γίνεται μελέτη της ισχύος που καταναλώνεται κατά την επεξεργασία ενός σήματος με τη χρήση των προτεινόμενων αριθμητικών κυκλωμάτων. Ιδιαίτερη έμφαση δίνεται στη χρήση απλών αρχιτεκτονικών τις οποίες μπορούν τα εργαλεία σύνθεσης να διαχειριστούν καλύτερα παράγοντας βέλτιστα κυκλώματα. Τέλος η διατριβή μελετά τα προβλήματα διακύμανσης των παραμέτρων του υλικού που αντιμετωπίζει η σύγχρονη τεχνολογία κατασκευής ολοκληρωμένων κυκλωμάτων. Συγκεκριμένα σε τεχνολογία μικρότερη των 90nm παρατηρείται το φαινόμενο ίδια στοιχεία κυκλώματος να συμπεριφέρονται με διαφορετικό τρόπο. Το φαινόμενο αυτό γίνεται σημαντικά πιο έντονο σε τεχνολογίες κάτω των 45nm. Η παρούσα διατριβή προτείνει λύσεις βασισμένες στην παραλληλία και την ανεξαρτησία των επεξεργαστικών πυρήνων που παρέχει το RNS, για να αντιμετωπίσει το συγκεκριμένο φαινόμενο. / The Residue Number System (RNS) has been proposed as a means to speed up the implementation of multiplication-addition intensive applications, commonly found in DSP. The main benefit of RNS is the inherent parallelism, which has been exploited to build efficient multiply-add structures, and more recently, to design low-power systems. In particular, this dissertation deals with the delay complexity of the multiply-add operation (MAC). The reason for this is that DSP applications are MAC intensive and hence this dissertation proposes solutions to increase the speed of processing. Furthermore, the study of the multiply-add operations is extended to power consumption matters. The dissertation focus on simple architectures such that EDA tools produce efficient in both power and delay, synthesized circuits. Finally the dissertation deals with variability matters that came up as the vlsi technology shrinks below 90nm. Variability becomes unaffordable especially for the 45nm technology node. This dissertation proposes solutions based on parallelism and the independence of the RNS cores to derive variation-tolerant architectures.

Η παρούσα διδακτορική διατριβή εστιάζεται στον χώρο των Φ/Β πλαισίων εναλλασσομένου ρεύματος (AC-PV Modules) με μετατροπείς δύο βαθμίδων, και πιο συγκεκριμένα σε μετατροπείς Σ.Τ. – Σ.Τ με τους οποίους επιτυγχάνεται ανύψωση της τάσης και μπορούν να αποτελέσουν την πρώτη από τις δύο βαθμίδες. Τρεις είναι οι κύριοι στόχοι: A)Η εύρεση της καταλληλότερης επιλογής για την πρώτη βαθμίδα της διάταξης σύνδεσης ενός Φ/Β πλαισίου στο μονοφασικό δίκτυο χαμηλής τάσης. B)Ο βέλτιστος σχεδιασμός και η επιλογή του κατάλληλου Πολλαπλασιαστή Τάσης. C)Ο βέλτιστος σχεδιασμός της μονάδας ανύψωσης τάσης, η οποία αποτελεί την πρώτη βαθμίδα, μιας διάταξης δύο βαθμίδων, για τη σύνδεση Φ/Β πλαισίου με το δίκτυο χαμηλής τάσης. Η μελέτη των τυπικών επιπέδων τάσης που εμφανίζονται σε διατάξεις διασύνδεσης δύο βαθμίδων απέδειξε την ανάγκη σχεδιασμού μετατροπέων Σ.Τ.-Σ.Τ. με υψηλά κέρδη τάσης, τα οποία δεν μπορούν να προσφέρουν οι κλασσικοί μετατροπείς. Το γεγονός αυτό αποτέλεσε το έναυσμα για τη διερεύνηση της λειτουργικής συμπεριφοράς των Πολλαπλασιαστών Τάσης και εστιάσθηκε στην εξαγωγή νέων απλών και ακριβέστερων μαθηματικών σχέσεων για τη λειτουργία τους, στον ορισμό και την υλοποίηση του βέλτιστου σχεδιασμού και τέλος στη βέλτιστη επιλογή των στοιχείων του κυκλώματος. Για τον καλύτερο δυνατό σχεδιασμό του ανυψωτή τάσης διεξάγεται τεκμηριωμένη σύγκριση μεταξύ διαφόρων δημοφιλών τοπολογιών Πολλαπλασιαστών Τάσης, καθώς και της μορφής της τάσης που θα τον τροφοδοτεί. Η εκτεταμένη έρευνα καταλήγει στην εφαρμογή θετικής παλμικής τάσης εισόδου, με τη χρήση μιας παραλλαγής του μετατροπέα Boost (Mod Boost), ενώ επικρατέστερος Πολλαπλασιαστής Τάσης είναι μία παραλλαγή του Half-Wave Cockcroft-Walton με πυκνωτή εξομάλυνσης (Modified Half-Wave Cockcroft-Walton with Smoothing Capacitor). Στα πλαίσια της διδακτορικής διατριβής προτείνεται επιπλέον ένας νέος επαναληπτικός αλγόριθμος, ο οποίος συνδυάζει επιτυχώς θεωρητικές εξισώσεις και προσομοίωση, έχοντας ως στόχο το βέλτιστο σχεδιασμό του σύνθετου ανυψωτή τάσης, ο οποίος ονομάστηκε “Mod Boost – Mod H-W C-W SC VM” και συνίσταται από τον τροποποιημένο μετατροπέα Boost και τον προαναφερθέντα Πολλαπλασιαστή Τάσης. Τα συμπεράσματα και τα θεωρητικά αποτελέσματα της παρούσας διδακτορικής διατριβής επιβεβαιώνονται μέσω της προσομοίωσης και της σύγκρισης με κατάλληλα εργαστηριακά πρωτότυπα. / The current PhD thesis focuses on the field of AC PV Modules using Dual-Steps Inverters and more specifically on DC-DC Converters that are voltage boosters and can act as the first one of the two stages of the inverter. Three goals are accomplished in this work: A)The optimum choice of the topology for the first stage of a dual steps inverter of an AC-PV Module connected to the single-phase low voltage utility grid. B)The optimum choice and design of the Voltage Multiplier. C)The optimum design of the first stage of a dual steps inverter of an AC-PV Module. The analysis of the typical voltage levels at the dual steps topologies turns the research interest to DC-DC Converters with voltage gain (more than 20) higher than what is typical for the classical topologies. Based on that, a theoretical analysis is held on Voltage Multipliers according to which the crucial magnitudes are highlighted and new, simple and accurate formulas are extracted, which describe the operation of the voltage multipliers. Moreover theoretical supported choices about the capacitances in every stage are suggested, an optimum design is determined and for its implementation new accurate easy-to-use formulas are extracted. For an optimal design of the voltage booster, well established comparisons are made between popular types of voltage Multipliers and voltage triggering sources. The intensive research leads to the use of a positive voltage pulsing source that is generated by a modified Boost converter (Mod Boost Converter). Moreover a modified Half-Wave Cockcroft-Walton with Smoothing Capacitor VM is set as the best choice among the studied Voltage Multipliers. Furthermore, a novel iterative optimum design algorithm is introduced, which uses both the theoretical equations of a VM optimum design and a simulation software, so as to make feasible an optimum design of the novel DC-DC Converter. The new converter, named Mod Boost – Mod H-W C-W SC VM, results from the series connection of the modified converters Boost and Half Wave Cockcroft Walton with Smoothing Capacitor VM. Finally, the conclusions and the theoretical analysis of this work are validated by PSPICE simulations and experimental results, extracted by measurements on laboratory prototypes.