Avec la croissance exponentielle des demandes de service, les opérateurs ont déployé de nombreux équipements, et par conséquent, la gestion du réseau est devenue de plus en plus difficile et coûteuse. La virtualisation des fonctions réseau (NFV) a été proposée comme un nouveau paradigme pour réduire les coûts liés à l’acquisition et à la maintenance pour les réseaux de télécommunications. Dans ce travail de thèse, nous nous intéressons aux problèmes du chaînage des fonctions virtuelles (VNFs) qui combinent des décisions de localisation des VNFs et de routage des demandes. D'un point de vue d'optimisation, ce problème est une combinaison des problèmes de localisation (pour la partie d'installation des VNFs) et de conception de réseaux (pour la partie de routage). Ces deux problèmes ont été largement étudié dans la littérature. Cependant, leur combinaison représente des divers challenges en termes de modélisation et de résolution. Dans la première partie de cette thèse, nous considérons une version réaliste du problème du chaînage des VNFs (VNF-PR) afin de comprendre l'impact des différents aspects sur les coûts et les performances de gestion du réseau. Dans ce but, nous étendons le travail dans~\cite{Addis2015} en considérant des caractéristiques et des contraintes plus réalistes des infrastructures NFV et nous proposons un modèle de programmation linéaire et une heuristique mathématique pour le résoudre. Dans le but de mieux comprendre la structure du problème et ses propriétés, la deuxième partie de la thèse est orientée vers l'étude théorique du problème, où nous avons étudié une version compacte du problème du chaînage des VNFs. Nous fournissons des résultats sur la complexité de calcul sous divers cas de topologie et de capacité. Ensuite, nous proposons deux modèles et nous les testons sur un testbed avec plus de 100 instances différentes avec différents cas de capacité. Au final, nous abordons la scalabilité du problème en proposant des méthodes constructives et des méthodes heuristiques basées sur la programmation linéaire entière pour traiter efficacement des instances de taille grande (jusqu'à 60 nœuds et 1800 demandes). Nous montrons que les heuristiques proposées sont capables de résoudre efficacement des instances de taille moyenne (avec jusqu'à 30 nœuds et 1 000 demandes) de cas de capacité difficiles et de trouver de bonnes solutions pour les instances dures, où le modèle ne peut fournir aucune solution avec un temps de calcul limité. / Due to the exponential growth of service demands, telecommunication networks are populated with a large and increasing variety of proprietary hardware appliances, and this leads to an increase in the cost and the complexity of the network management. To overcome this issue, the NFV paradigm is proposed, which allows dynamically allocating the Virtual Network Functions (VNFs) and therefore obtaining flexible network services provision, thus reducing the capital and operating costs. In this thesis, we focus on the VNF Placement and Routing (VNF-PR) problem, which aims to find the location of the VNFs to allocate optimally resources to serve the demands. From an optimization point of view, the problem can be modeled as the combination of a facility location problem (for the VNF location and server dimensioning) and a network design problem (for the demands routing). Both problems are widely studied in the literature, but their combination represents, to the best of our knowledge, a new challenge. We start working on a realistic VNF-PR problem to understand the impact of different policies on the overall network management cost and performance. To this end, we extend the work in [1] by considering more realistic features and constraints of NFV infrastructures and we propose a linear programming model and a math-heuristic to solve it. In order to better understand the problem structure and its properties, in the second part of our work, we focus on the theoretical study of the problem by extracting a simplified, yet significant variant. We provide results on the computational complexity under different graph topology and capacity cases. Then, we propose two mathematical programming formulations and we test them on a common testbed with more than 100 different test instances under different capacity settings. Finally, we address the scalability issue by proposing ILP-based constructive methods and heuristics to efficiently deal with large size instances (with up to 60 nodes and 1800 demands). We show that our proposed heuristics can efficiently solve medium size instances (with up to 30 nodes and 1000 demands) of challenging capacity cases and provide feasible solutions for large size instances of the most difficult capacity cases, for which the models cannot find any solution even with a significant computational time.

Les architectures de systèmes à logiciel posent des défis pour les experts de sécurité. nombreux travaux ont eu pour objectif d’élaborer des solutions théoriques, des guides méthodologiques et des recommandations, pour renforcer la sécurité et protéger ces systèmes.Une solution proposée est d’intégrer des patrons de sécurité comme solutions méthodologiques à adapter aux spécificités des architectures considérées. Une telle solution est considérée fiable si elle résout un problème de sécurité sans affecter les exigences du système.Une fois un modèle d’architecture implante les patrons de sécurisé, il est nécessaire de valider formellement ce nouveau modèle au regard des exigences attendues. Les techniques de model checking permettent cette validation en vérifiant, d’une part, que les propriétés des patrons de sécurité sont respectées et, d’autre part, que les propriétés du modèle initial sont préservées.Dans ce travail de thèse, nous étudions les méthodes et les concepts pour générer des modèles architecturaux respectant des exigences de sécurité spécifiques. Àpartir d’un modèle d’architecture logicielle, d’une politique de sécurité et d’une librairie des patrons de sécurité, nous souhaitons générer une architecture sécurisée. Chaque patron de sécurité est décrit par une description formelle de sa structure et de son comportement, ainsi qu’une description formelle des propriétés de sécurité associées à ce patron.Cette thèse rend compte des travaux sur l’exploitation de techniques de vérification formelle des propriétés, par model-checking. L’idée poursuivie est de pouvoir générer un modèle d’architecture qui implante des patrons de sécurité, et de vérifier que les propriétés de sécurité, comme les exigences de modèle, sont respectées dans l’architecture résultante.En perspective, les résultats de notre travail pourraient s'appliquer à définir une méthodologie pour une meilleure validation de la sécurité des systèmes industriels comme les SCADA. / Software-based architectures pose challenges for security experts. Many studieshave aimed to develop theoretical solutions, methodological guides and recommendations to enhance security and protect these systems.One solution proposed is to integrate security patterns as methodological solutions to adapt to the specificities of the considered architectures. Such a solution is considered reliable if it solves a security problem without affecting systemrequirements. Once an architecture model implements the security patterns, it is necessary to formally validate this new model against the expected requirements. Model checking techniques allow this validation by verifying, on one hand, that theproperties of the security patterns are respected and, on the other hand, that the properties of the initial model are preserved.In this thesis work, we study the methods and concepts to generate architectural models that meet specific security requirements. Starting with a software architecture model, a security policy and a library of security patterns, we want to generate a secure architecture. Each security pattern is described by aformal description of its structure and behavior, as well as a formal description of the security properties associated with that pattern.This thesis reports work on the technical exploitation of formal verification of properties, using model-checking.The idea is to be able to generate an architecture model that implements security patterns, and to verify that the security properties, as well as the model requirements, are respected in the resulting architecture.In perspective, the results of our work could be applied to define a methodology for a better validation of the security of industrial systems like SCADA.

Cette thèse traite la problématique de la dissémination et l’agrégation des données dans un contexte de réseaux VANET (Vehicle Ad-Hoc Networks). Cette problématique est fort intéressante, toujours d’actualité dans un monde de plus en plus urbanisé. En effet, d’un côté la dissémination permet d’informer les véhicules mobiles des principaux événements en temps utile, et de l’autre côté l’agrégation permet de résumer plusieurs données émanant de sources différentes concernant le même événement. Le challenge de la dissémination consiste à calculer la zone de relevance d’un événement, de délivrer les messages aux véhicules de cette zone, et de continuer à délivrer les messages en continu aux véhicules de cette zone. Le challenge de l’agrégation consiste essentiellement à sélectionner les messages à agréger et à qualifier les messages provenant de véhicules lointains. Pour résoudre le problème de dissémination nous proposons un nouveau protocole de dissémination des données dans les réseaux VANET. La principale idée de ce protocole est basée sur la définition de zones de relevance ZOR (zone of relevance of a région) pour la mesure de l’intérêt d’une zone par rapport à un évènement donné, et la définition de split Map permettant de décomposer une grande région en un ensemble de ZORs. L’approche de calcul des ZORs est formalisée, elle est basée sur les techniques de greedy pour l’extraction de la couverture pertinente. Le protocole de dissémination présenté sous forme de diagramme Flowchart qui résumé les activités lorsque qu’un véhicule est en mouvement, un événement est détecté. La performance du protocole proposé est évaluée et comparé au protocole Slotted1-Persistence à travers un environnement de simulations et une topologie réelle de routes de la ville de Bizerte en Tunisie. Les résultats de simulation sont présentés et discutés.D’autre part, certaines applications VANET, par exemple le système d’information de trafic (TIS), nécessitent une agrégation de données pour informer les véhicules des conditions de circulation, ce qui réduit les embouteillages et par conséquent les émissions de CO2 Par conséquent, la conception d'un protocole d'agrégation efficace combinant des informations de trafic corrélées telles que l'emplacement, la vitesse et la direction, appelées données flottantes sur les voitures (FCD), pose un problème complexe. Dans cette thèse, nous introduisons un nouveau protocole d’agrégation de données dans un réseau VANET appelé SDDA (Smart Directional Data Aggregation). Ce protocole est dédié aussi bien à l’échange de données dans un contexte urbain et autoroutier. Le protocole proposé est basé sur une sélection des messages à agréger. Trois principaux filtres ont été utilisés : filtrage basé sur la direction des véhicules, filtrage basé sur la limitation de vitesse, et filtrage basé sur l’élimination des messages dupliqués. Trois algorithmes d’agrégation sont proposés, ils visent à optimiser l’algorithme de SOTIS. Les trois algorithmes traitent des cas de routes unidirectionnelles, bidirectionnelles et les réseaux urbains. A l’image du chapitre précédent, la performance des algorithmes proposés sont évaluées à travail un travail de simulation et différents résultats sont présentés et discutés. / Since the last decade, the emergence of affordable wireless devices in vehicle ad-hoc networks has been a key step towards improving road safety as well as transport efficiency. Informing vehicles about interesting safety and non-safety events is of key interest. Thus, the design of an efficient data dissemination protocol has been of paramount importance. A careful scrutiny of the pioneering vehicle-to-vehicle data dissemination approaches highlights that geocasting is the most feasible approach for VANET applications, more especially in safety applications, since safety events are of interest mainly to vehicles located within a specific area, commonly called ZOR or Zone Of Relevance, close to the event. Indeed, the most challenging issue in geocast protocols is the definition of the ZOR for a given event dissemination. In this thesis, our first contribution introduces a new geocast approach, called Data Dissemination Protocol based on Map Splitting(DPMS). The main thrust of DPMS consists of building the zones of relevance through the mining of correlations between vehicles’ trajectories and crossed regions. To do so, we rely on the Formal Concept Analysis (FCA), which is a method of extracting interesting clusters from relational data. The performed experiments show that DPMS outperforms its competitors in terms of effectiveness and efficiency. In another hand, some VANET applications, e.g., Traffic Information System (TIS), require data aggregation in order to inform vehicles about road traffic conditions, which leads to reduce traffic jams and consequently CO2 emission while increasing the user comfort. Therefore, the design of an efficient aggregation protocol that combines correlated traffic information like location, speed and direction known as Floating Car Data (FCD) is a challenging issue. In this thesis, we introduce a new TIS data aggregation protocol called Smart Directional Data Aggregation (SDDA) able to decrease the network overload while obtaining high accurate information on traffic conditions for large road sections. To this end, we introduce three levels of messages filtering: (i) filtering all FCD messages before the aggregation process based on vehicle directions and road speed limitations, (ii) integrating a suppression technique in the phase of information gathering in order to eliminate the duplicate data, and (iii) aggregating the filtered FCD data and then disseminating it to other vehicles. The performed experiments show that the SDDA outperforms existing approaches in terms of effectiveness and efficiency.

La Robotique a connu une évolution remarquable au cours des dernières années, couplée à un intérêt croissant de la société pour ce domaine. Les robots ne sont plus fabriqués exclusivement pour effectuer des tâches répétitives dans les usines, mais ils sont aussi créés pour collaborer avec les humains dans plusieurs domaines d'application d'importance. Les systèmes robotiques qui contrôlent ces robots sont donc de plus en plus larges, complexes et difficiles à développer. Dans ce contexte, l'Architecture Orientée Services (SOA) a été identifiée comme un style d'architecture logicielle prometteur pour concevoir des systèmes robotiques de manière flexible, réutilisable et productive. Cependant, malgré le nombre considérable de Systèmes Robotiques Orientées Services (SORS) existants aujourd'hui, la plupart d'entre eux ont été développés de manière ad hoc. Le peu d'attention et le soutien limité portés à la conception d'architectures logicielles SORS peuvent non seulement masquer les avantages de l'adoption de la SOA, mais aussi réduire la qualité globale des systèmes robotiques, qui sont souvent utilisés dans des contextes de sécurité critiques. Cette thèse vise à améliorer la compréhension et la systématisation de la conception architecturale SORS. Elle décrit une taxonomie des services pour le domaine de la robotique, puis propose un processus ainsi qu'une architecture de référence afin de systématiser la conception d'architectures logicielles SORS. Les résultats obtenus dans les études d'évaluation montrent qu'à la fois le processus et l'architecture de référence peuvent avoir un impact positif sur la qualité des architectures logicielles SORS et, par conséquent, contribuent à l'amélioration des systèmes robotiques / Robotics has experienced an increasing evolution and interest from the society in recent years. Robots are no longer produced exclusively to perform repetitive tasks in factories, they have been designed to collaborate with humans in several important application domains. Robotic systems that control these robots are therefore becoming larger, more complex, and difficult to develop. In this scenario, Service-Oriented Architecture (SOA) has been investigated as a promising architectural style for the design of robotic systems in a flexible, reusable, and productive manner. Despite the existence of a considerable amount of Service-Oriented Robotic Systems (SORS), most of them have been developed in an ad hoc manner. The little attention and limited support devoted to the design of SORS software architectures may not only hamper the benefits of SOA adoption, but also reduce the overall quality of robotic systems, which are often used in safety-critical contexts. This thesis aims at improving the understanding and systematization of SORS architectural design.

Le besoin en calculs est toujours plus important et difficile à satisfaire, spécialement dans le domaine de l’informatique embarquée qui inclue les voitures autonomes, drones et téléphones intelligents. Les systèmes embarqués doivent respecter des contraintes fortes de temps, de consommation et de sécurité. Les nouveaux processeurs parallèles et hétérogènes comme le MPPA® de Kalray utilisé dans cette thèse, doivent alors combiner haute performance et basse consommation. Pour cela, le MPPA® intègre 288 coeurs, regroupés en 18 clusters à mémoire locale partagée, un réseau sur puce et des moteurs DMA pour les communications. Ces processeurs sont difficiles à programmer, engendrant des coûts de développement importants. Cette thèse a pour objectif de simplifier leur programmation tout en optimisant les performances finales. Nous proposons pour cela AOS, une librairie de communication et synchronisation haute performance gérant les mémoires locales distribuées des processeurs clustérisés. La librairie atteint 70% de la crête matérielle pour des transferts supérieurs à 8 KB. Nous proposons plusieurs outils de développement basés sur AOS et des modèles de programmation flux-dedonnées pour accélérer le développement d’applications parallèles pour processeurs clustérisés, notamment OpenVX qui est un nouveau standard pour les applications de vision et les réseaux de neurones. Nous automatisons l’optimisation de l’application OpenVX en faisant du pré-chargement de données et en les fusionnants, pour éviter le mur de la bande passante mémoire externe. Les résultats montrent des facteurs d’accélération super linéaires. / The growing need for computing is more and more challenging, especially in the embedded system world with autonomous cars, drones, and smartphones. New highly parallel and heterogeneous processors emerge to answer this challenge. They operate in constrained environments with real-time requirements, reduced power consumption, and safety. Programming these new chips is a time-consuming and challenging task leading to huge software development costs. The Kalray MPPA® processor is a competitive example for low-power super-computing on a single chip. It integrates up to 288 VLIW cores grouped in 18 clusters, each fitted with shared local memory. These clusters are interconnected with a high-bandwidth network-on-chip, and DMA engines are used to communicate. This processor is used in this thesis for experimental results. We propose the AOS library enabling highperformance communications and synchronizations of distributed local memories on clustered manycores. AOS provides 70% of the peak hardware throughput for transfers larger than 8 KB. We propose tools for the implementation of static and dynamic dataflow programs based on AOS to accelerate the parallel application developments onto clustered manycores. We propose an implementation of OpenVX for clustered manycores on top of AOS. OpenVX is a standard based on dataflow for the development of computer vision and neural network computing. The proposed OpenVX implementation includes automatic optimizations like data prefetch to overlap communications and computations, or kernel fusion to avoid the main memory bandwidth bottleneck. Results show super-linear speedups.

Cette thèse vise à démontrer que l'algorithmique et la programmation, dans un contexte de calcul haute performance (HPC), ne peuvent être envisagées sans tenir compte de l'architecture matérielle des supercalculateurs car cette dernière est régulièrement remise en cause.Après avoir rappelé quelques définitions relatives aux codes et au parallélisme, nous montrons que l'analyse des différentes générations de supercalculateurs, présents au CEA lors de ces 30 dernières années, permet de dégager des points de vigilances et des recommandations de bonnes pratiques en direction des développeurs de code.En se reposant sur plusieurs expériences, nous montrons comment viser une performance adaptée aux supercalculateurs et comment essayer d'atteindre la performance portable voire la performance extrême dans le monde du massivement parallèle, incluant ou non l'usage de GPU.Nous expliquons que les logiciels et matériels dédiés au dépouillement graphique des résultats de calcul suivent les mêmes principes de parallélisme que pour les grands codes scientifiques, impliquant de devoir maîtriser une vue globale de la chaîne de simulation. Enfin, nous montrons quelles sont les tendances et contraintes qui vont s'imposer à la conception des futurs supercalculateurs de classe exaflopique, impactant de fait le développement des prochaines générations de codes de calcul. / This thesis aims to demonstrate that algorithms and coding, in a high performance computing (HPC) context, cannot be envisioned without taking into account the hardware at the core of supercomputers since those machines evolve dramatically over time. After setting a few definitions relating to scientific codes and parallelism, we show that the analysis of the different generations of supercomputer used at CEA over the past 30 years allows to exhibit a number of attention points and best practices toward code developers.Based on some experiments, we show how to aim at code performance suited to the usage of supercomputers, how to try to get portable performance and possibly extreme performance in the world of massive parallelism, potentially using GPUs.We explain that graphical post-processing software and hardware follow the same parallelism principles as large scientific codes, requiring to master a global view of the simulation chain.Last, we describe tendencies and constraints that will be forced on the new generations of exaflopic class supercomputers. These evolutions will, yet again, impact the development of the next generations of scientific codes.

L'essor considérable de la technologie CMOS a permis l'accroissement de la densité d'intégration selon la loi de Moore. Cependant, la poursuite de cette évolution est en voie de ralentissement dû aux contraintes physiques et économiques. Le défi devient alors de pouvoir utiliser un maximum de circuits tout en tolérant des défauts physiques présents en leur sein. Les circuits reconfigurables de type FPGA (Field Programmable Gate Array) connaissent un succès croissant car leurs performances et leurs capacités d'intégrer des applications très complexes ont directement bénéficié de l'évolution technologique. Le but de cette thèse est de proposer une architecture de FPGA contenant des mécanismes permettant de tolérer plus de 20% d'éléments défectueux après fabrication. La première partie du manuscrit étudie les différentes architectures de FPGA (matricielles et arborescentes) ainsi que les différentes techniques de contournement des défauts. Dans la seconde partie de cette thèse, nous présentons l'architecture cible matricielle (matrice de grappes ou groupes). Cette architecture combine les avantages des architectures matricielles (sa généricité) et arborescentes (réduction du taux d'utilisation de l'interconnexion. La troisième partie de cette thèse présente le développement d'une méthode d'identification des blocs les plus critiques contenus dans le FPGA ainsi que l'impact des différentes techniques de contournement retenues et proposées sur l'architecture et sur la criticité des blocs de base du FPGA. Pour finir, nous définissons les performances des différentes techniques de contournements en termes de tolérance aux défauts, de performances temporelles et de surface. / The increasing integration density according to Moore’s law is being slowed due to economic and physical limits. However, this technological evolution involves an higher number of physical defects after manufacturing circuit. As yield goes down, one of the future challenges is to find a way to use a maximum of fabricated circuits while tolerating physical defects spread all over the chip. Fiel Programmable Gate Array (FPGA) are integrated circuits that contain logic blocks and reconfigurable interconnect. Their ability to integrate more complex applications, their flexibility and good performance make FPGAs the perfect target architecture. The aim of this thesis is to propose an FPGA architecture containing mechanisms to tolerate more than 20% of defective resources after manufacture. The first part of the manuscript studies the different FPGA architectures (mesh and tree) and different defects bypass techniques. In the second part of this thesis, we present the target architecture called Mesh of Clusters (MoC). This architecture combines the advantages of mesh architectures (genericity) and tree (reduction of the interconnect). The third contribution of this thesis is the development of a method to identify the most critical blocks in the FPGA and the impact of all bypass techniques on the architecture and on the criticality. Finally, we define the performance of all bypass techniques in terms of defect tolerance, timing and area overhead. Finally, thanks to these local redundancy techniques, we are able to tolerate more than 20% of defect on the FPGA architecture. In addition, the designer can fix his own metric in terms of area, timing and defect tolerance.

Cette thèse porte sur l'étude des problèmes posés par l'implémentation d'un système de fichiers passant à l'échelle, pour un noyau de type UNIX sur une architecture manycore NUMA à cohérence de cache matérielle et à faible empreinte énergétique. Pour cette étude, nous prenons comme référence l'architecture manycore généraliste TSAR et le noyau de type UNIX ALMOS.L'architecture manycore visée pose trois problèmes pour lesquels nous apportons des réponses après avoir décrit les solutions existantes. L'un de ces problèmes est spécifique à l'architecture TSAR tandis que les deux autres sont généraux.Le premier problème concerne le support d'une mémoire physique plus grande que la mémoire virtuelle. Ceci est dû à l'espace d'adressage physique étendu de TSAR, lequel est 256 fois plus grand que l'espace d'adressage virtuel. Pour résoudre ce problème, nous avons profondément modifié la structure noyau pour le décomposer en plusieurs instances communicantes. La communication se fait alors principalement par passage de messages.Le deuxième problème concerne la stratégie de placement des structures du système de fichiers sur les nombreux bancs de mémoire. Pour résoudre ce problème nous avons implémenté une stratégie de distribution uniforme des données sur les différents bancs de mémoire.Le troisième problème concerne la synchronisation des accès concurrents. Pour résoudre ce problème, nous avons mis au point un mécanisme de synchronisation utilisant plusieurs mécanismes. En particulier, nous avons conçu un mécanisme lock-free efficace pour synchroniser les accès faits par plusieurs lecteurs et un écrivain. Les résultats expérimentaux montrent que : (1) l'utilisation d'une structure composée de plusieurs instances communicantes ne dégrade pas les performances du noyau et peut même les augmenter ; (2) l'ensemble des solutions utilisées permettent d'avoir des résultats qui passent mieux à l'échelle que le noyau NetBSD ; (3) la stratégie de placement la plus adaptée aux systèmes de fichiers pour les architectures manycore est celle distribuant uniformément les données. / In this thesis we study the problems of implementing a UNIX-like scalable file system on a hardware cache coherent NUMA manycore architecture. To this end, we use the TSAR manycore architecture and ALMOS, a UNIX-like operating system.The TSAR architecture presents, from the operating system point of view, three problems to which we offer a set of solutions. One of these problems is specific to the TSAR architecture while the others are common to existing coherent NUMA manycore.The first problem concerns the support of a physical memory that is larger than the virtual memory. This is due to the extended physical address space of TSAR, which is 256 times bigger than the virtual address space. To resolve this problem, we modified the structure of the kernel to decompose it into multiple communicating units.The second problem is the placement strategy to be used on the file system structures. To solve this problem, we implemented a strategy that evenly distributes the data on the different memory banks.The third problem is the synchronization of concurrent accesses to the file system. Our solution to resolve this problem uses multiple mechanisms. In particular, the solution uses an efficient lock-free mechanism that we designed, which synchronizes the accesses between several readers and a single writer.Experimental results show that: (1) structuring the kernel into multiple units does not deteriorate the performance and may even improve them; (2) our set of solutions allow us to give performances that scale better than NetBSD; (3) the placement strategy which distributes evenly the data is the most adapted for manycore architectures.

Le Cloud Radio Access Network (C-RAN) est une future direction dans les réseaux de communications sans fils pour déployer des systèmes cellulaires 4G et renforcer la migration des opérateurs vers la nouvelle génération 5G. En comparaison avec l'architecture traditionnelle des stations de base distribuées, l'architecture C-RAN apporte un lot d'avantages à l'opérateur: meilleure utilisation des ressources radio, flexibilité du réseau, minimisation de la puissance consommée et amenuisement des coûts de déploiement. Dans cette thèse, nous adressons le problème d'allocation dynamique des ressources et minimisation de la puissance des communications à liaison descendante dans le C-RAN. Notre recherche vise à allouer les ressources radio à des flux dynamiques d'utilisateurs, tout en trouvant les meilleures combinaisons entre points d'accès et unités de calculs, pour satisfaire la demande de trafic. Il s'agit en outre, d'un problème d'optimisation non linéaire et NP-difficile, comprenant plusieurs contraintes relatives aux demandes de ressources des utilisateurs, gestion d'interférences, capacités fixes des unités de calcul dans le Cloud et des liaisons de transport ainsi que la limitation de la puissance transmise maximale. Afin de surmonter la complexité inhérente à cette problématique du C-RAN, nous présentons différentes approches pour l'allocation dynamique des ressources en trois principales contributions. Les résultats de nos simulations prouvent l'efficacité de nos méthodes, comparé à celles existantes dans la littérature, en termes de taux de débit de satisfaction, nombre d'antennes actives, puissance consommée dans le Cloud, résilience et coût opérationnel du C-RAN. / Cloud Radio Access Network (C-RAN) is a future direction in wireless communications for deploying cellular radio access subsystems in current 4G and next-generation 5G networks. In the C-RAN architecture, BaseBand Units (BBUs) are located in a pool of virtual base stations, which are connected via a high-bandwidth low latency fronthaul network to Radio Remote Heads (RRHs). In comparison to standalone clusters of distributed radio base stations, C-RAN architecture provides significant benefits in terms of centralized resource pooling, network flexibility and cost savings. In this thesis, we address the problem of dynamic resource allocation and power minimization in downlink communications for C-RAN. Our research aims to allocate baseband resources to dynamic flows of mobile users, while properly assigning RRHs to BBUs to accommodate the traffic and network demands. This is a non-linear NP-hard optimization problem, which encompasses many constraints such as mobile users' resources demands, interference management, BBU pool and fronthaul links capacities, as well as maximum transmission power limitation. To overcome the high complexity involved in this problem, we present several approaches for resource allocation strategies and tackle this issue in three stages. Obtained results prove the efficiency of our proposed strategies in terms of throughput satisfaction rate, number of active RRHs, BBU pool processing power, resiliency, and operational budget cost.

Les travaux développés dans cette thèse portent sur la "co-conception diagnostic / ordonnancement des mesures dans un système contrôlé en réseau" qui est un sujet multidisciplinaire nécessitant des compétences en théorie du contrôle et en théorie des réseaux. La thèse a pour but de développer, dans le contexte des systèmes contrôlés en réseau, une approche de co-conception qui intègre de façon coordonnée les caractéristiques qui expriment la performance du diagnostic des défauts et les paramètres de l'ordonnancement temps-réel des messages. L'intérêt de cette approche coordonnée réside essentiellement dans la minimisation des ressources nécessaires pour atteindre la performance du diagnostic requise, minimisation qui prend tout son sens dans le contexte des systèmes embarqués. Nous nous sommes intéressés plus particulièrement à l'étude des problèmes liés à l'élaboration d'algorithmes de diagnostic efficaces et adaptés aux caractéristiques de l'application de façon tout en prenant en compte différents types de contraintes liées au réseau. En conjonction avec ces algorithmes, deux ensembles de techniques d'ordonnancement des mesures ont été développés : - ordonnancement hors ligne - ordonnancement évènementiel en ligne Pour l'ordonnancement hors ligne, les séquences de communication sont conçues en amont, préalablement à la mise en oeuvre de l'algorithme de diagnostic (implémentation). D'autre part, nous proposons aussi des techniques d'ordonnancement en ligne basées sur l'échantillonnage évènementiel développé au cours de la dernière décennie. Au contraire de la plupart des recherches en automatique classique, considérant que l'échantillonnage des signaux continus est réalisé d'une manière périodique, les mesures dans cette approche sont transmises si et seulement si la condition de transmission (évènement) est vérifiée / The works developed in this thesis deal with 'fault diagnosis and sensor scheduling co-design' in networked control system. This multidisciplinary subject requires theoretical knowledge in both fault diagnosis and communication networks. Our contribution consists in developing a co-design approach that integrates in the same framework the characteristics of fault diagnosis performance and real time sensor scheduling. The main benefit of this approach is minimizing the required network resources for attending acceptable fault diagnosis performances. We are interested in the development of more efficient and more adapted for real time implementation fault diagnosis algorithms while taking into account different types of communication constraints. In conjunction with these algorithms, two sets of sensor scheduling techniques are used : - Off-line scheduling - On-line scheduling (event triggered sampling) For off-line scheduling, the communication sequences are designed before the implementation of the diagnostic algorithm. In this context, we proposed several techniques for scheduling with different spatial and temporal complexity and adapted to different operating condition for the detection and the isolation of faults based on the information provided by the selected communication sequences. Moreover, we deal also with on-line scheduling techniques based on the event triggered sampling developed during the last decade. In This approach measurement packets are transmitted if and only if the transmission condition (event) is verified. This saves resources provided by the network while maintaining acceptable performance of fault diagnosis. The objective of these algorithms is to minimize the number of transmitted information which means less energy consumption and has a major importance in wireless networked control systems