Made available in DSpace on 2015-04-14T14:48:59Z (GMT). No. of bitstreams: 1 402108.pdf: 3755135 bytes, checksum: 7d348d529638f63dbd140311e4213857 (MD5) Previous issue date: 2007-10-31 / A crescente demanda pela redu??o do time-to-market para SoCs (System-on-chip) leva a mudan?as essenciais na maneira como esses sistemas s?o concebidos. Um dos componentes cr?ticos em qualquer SoC ? a arquitetura interna de comunica??o entre m?dulos do sistema. Tradicionalmente, estas s?o implementadas como arquiteturas de comunica??o baseadas em barramentos. Contudo, a medida que a complexidade de SoCs cresce com a evolu??o tecnol?gica, barramentos apresentam crescentes limita??es com rela??o a escalabilidade, consumo de pot?ncia e paralelismo. Devido a estas limita??es, estruturas do tipo redes intrachip ou NoCs (Networks-on-Chip) t?m ganho crescente destaque como forma de permitir superar as limita??es derivadas do uso de barramentos em SoCs. Tais redes ampliam o espa?o de solu??es de projeto de estruturas de comunica??o intrachip e trazem como vantagem largura de banda escal?vel de forma mais sistem?tica, o uso de conex?es ponto a ponto curtas com menor dissipa??o de pot?ncia e a capacidade de facilmente definir o grau de paralelismo da comunica??o. O processo de projeto de NoCs tem sido alvo de esfor?os da ind?stria e do meio acad?mico e este trabalho contribui com a avalia??o de um processo de projeto que est? retomando for?a com ferramentas comerciais, a s?ntese comportamental. O processo de projeto avaliado aqui, especificamente aquele ao qual d? suporte o ambiente Cynthesizer da FORTE Design Systems, n?o foi concebido para dar suporte ao projeto de arquiteturas de comunica??o intrachip e n?o possui associados arcabou?os de projeto para tal tarefa. No entanto, a facilidade de modelagem dessas estruturas mostrou-se atraente para realizar tal avalia??o. Para tanto, foram escolhidos estudos de caso de NoCs com topologia toro 2D bidirecionais, pouco exploradas na literatura. Como contribui??es deste trabalho cita-se a avalia??o da s?ntese comportamental para o projeto de NoCs e a adapta??o de algoritmos livres de (deadlocks) da literatura. Tais algoritmos foram propostos para redes de topologia malha e para toro unidirecional, e neste trabalho realizaram-se adapta??es para uso destes em redes toro bidirecionais. Como resultado da avalia??o, conclui-se que o estado da arte da s?ntese comportamental ainda precisa avan?ar e incluir processos para a gera??o e otimiza??o de arquiteturas de comunica??o intrachip. Os resultados obtidos s?o significativamente inferiores ?queles derivados de codifica??o direta no estilo RTL em termos de ?rea e velocidade, mesmo depois de aplicado esfor?os significativos de otimiza??o de c?digo e explora??o do espa?o de projeto. Este trabalho demonstrou, contudo um fator positivo da s?ntese comportamental, qual seja a facilidade de modelagem e avalia??o de algoritmos de roteamento

Made available in DSpace on 2015-04-14T14:49:01Z (GMT). No. of bitstreams: 1 406062.pdf: 2385085 bytes, checksum: 62d70d388418da7e6c2bcbc8ef6285b8 (MD5) Previous issue date: 2008-01-10 / Os ganhos de desempenho proporcionados pelas arquiteturas paralelas n?o est?o relacionados somente ao poder computacional dos v?rios elementos de processamento. A arquitetura de interconex?o, respons?vel pela intercomunica??o dos elementos de processamento, tem um papel relevante no desempenho geral do sistema. Redes intra-chip (NoCs) podem ser vistas como a principal arquitetura de interconex?o respons?vel pelo futuro das tecnologias multiprocessadas, as quais est?o rapidamente prevalecendo em SoCs. Atualmente, existem in?meros projetos de NoCs dispon?veis, os quais focam diferentes aspectos desse tipo de arquitetura de interconex?o. Alguns aspectos relevantes considerados durante o projeto de NoCs s?o a capacidade de atingir QoS (Quality-of-Service), a redu??o de lat?ncia, a redu??o do consumo de energia e o mapeamento de aplica??es. Este trabalho prop?em diversos mecanismos para otimizar o desempenho das NoCs, contribuindo para que elas tornem-se a arquitetura de interconex?o prevalente em SoCs multiprocessados modernos. Os mecanismos propostos abrangem diferentes aspectos relativos ? otimiza??o de desempenho como lat?ncia, vaz?o, conten??o e tempo total para a transmiss?o de conjuntos de pacotes. As avalia??es realizadas apresentam ganhos de desempenho relativos a todos mecanismos propostos, comprovando a efici?ncia dos mesmos.

Made available in DSpace on 2015-04-14T14:49:03Z (GMT). No. of bitstreams: 1 408676.pdf: 1863954 bytes, checksum: 7f026fbfa1bbb9480c40be1e092502f8 (MD5) Previous issue date: 2008-02-19 / Devido ? evolu??o das tecnologias submicr?nicas, hoje ? poss?vel o desenvolvimento de sistemas cada vez mais complexos dentro de um chip. Entretanto, esta evolu??o est? inviabilizando algumas pr?ticas de projeto tradicionais. O uso de comunica??o intrachip multiponto, exemplificada por arquiteturas de barramento, e o desenvolvimento de sistemas completamente s?ncronos s?o exemplos destas pr?ticas. Adicionalmente, a dissipa??o de pot?ncia est? se tornando uma das principais restri??es de projeto devido, por exemplo, ao aumento do uso e relev?ncia de produtos baseados em baterias como PDAs, telefones celulares e computadores port?teis. Uma alternativa para superar estas pr?ticas de projeto que est?o perdendo viabilidade ? a utiliza??o de redes de comunica??o intrachip que d?em suporte ao desenvolvimento de sistemas globalmente ass?ncronos e localmente s?ncronos (GALS). Este trabalho tem como principal alvo o desenvolvimento de suporte para o projeto utilizando o paradigma GALS em FPGAs. FPGAs foram selecionados como arquitetura alvo porque dispositivos comerciais atuais j? possuem parte da infra-estrutura para dar suporte a sistemas GALS, incluindo m?ltiplos dom?nios de rel?gio em um ?nico dispositivo. Tamb?m, FPGAs s?o dispositivos essenciais na etapa de verifica??o de projetos complexos que ser?o mais tarde sintetizados como circuitos integrados dedicados. Ao longo do trabalho, tr?s eixos de viabiliza??o de projeto GALS em FPGAs foram abordados, cada um gerando resultados pr?ticos. Primeiro, foi proposta e desenvolvida uma biblioteca de macro blocos para dar suporte ao projeto de dispositivos ass?ncronos em FPGAs de forma compacta e eficiente. Segundo, ap?s uma fase de compara??o de interfaces ass?ncronas sugeridas na literatura para FPGAs e ASICs, foi proposta e validada SCAFFI, uma fam?lia de interfaces ass?ncronas para comunica??o de m?dulos s?ncronos com rel?gios distintos. Terceiro, dois tipos de roteadores de redes intrachip com suporte para o projeto de sistemas GALS foram propostos e validados: Hermes GALS (Hermes-G) e Hermes GALS Low Power (Hermes-GLP). O roteador Hermes-GLP, al?m de dar suporte ao desenvolvimento de sistemas GALS, aproveita as caracter?sticas desse estilo de projeto para reduzir a dissipa??o de pot?ncia nos roteadores. Isto se d? atrav?s do emprego de mecanismos de chaveamento de freq??ncia internamente ao roteador. Alguns circuitos foram usados como estudos de caso para validar as duas primeiras estruturas propostas, exemplos sendo um n?cleo de criptografia RSA e multiplicadores combinacionais e pipeline. A contribui??o mais importante deste trabalho foi a gera??o de uma infra-estrutura b?sica para projeto de sistemas GALS em FPGAs.

Made available in DSpace on 2015-04-14T14:49:05Z (GMT). No. of bitstreams: 1 411702.pdf: 1801479 bytes, checksum: 77884f26b3b3891c3df19805dedffc5e (MD5) Previous issue date: 2009-01-12 / No passado, as maiores preocupa??es de um projetista VLSI compreendiam ?rea de sil?cio, desempenho, custo e confiabilidade. A dissipa??o de pot?ncia e a energia consumida pelo circuito ocupavam uma posi??o secund?ria no projeto do mesmo. A computa??o m?vel mudou este cen?rio, trazendo a dissipa??o de pot?ncia e o consumo de energia de um circuito como preocupa??es prim?rias, visando principalmente aumentar a vida ?til das baterias do dispositivo. A primeira medida para reduzir a pot?ncia do circuito ? agregar diversas fun??es, que antes estariam em circuitos independentes, em um mesmo circuito, criando o conceito de SoC. Devido ao n?mero de fun??es integradas nos SoCs modernos, as redes intra-chip (NoCs) est?o sendo mais utilizadas devido a sua escalabilidade e paralelismo de comunica??o. Os modelos atuais de estimativa da dissipa??o de pot?ncia nas NoCs utilizam como principal m?trica o volume de dados transmitidos na rede. Este trabalho prop?e um modelo para estimativa da dissipa??o de pot?ncia em uma rede intra-chip mais preciso, baseado nas taxas de recep??o nos buffers de cada roteador da rede durante a transmiss?o do tr?fego avaliado. Resultados mostram um erro de no m?ximo 10% em compara??o com uma ferramenta comercial de estimativa de dissipa??o de pot?ncia, reduzindo o tempo de estimativa. Comparando o modelo proposto com modelos baseados em volume de dados, podemos verificar a imprecis?o dos modelos de volume, mesmo que estes apresentem tempo de resposta melhores. O modelo proposto foi integrado ao framework ATLAS, permitindo que os projetistas avaliem a pot?ncia dissipada para as NoCs e tr?fegos gerados neste framework. Al?m disto, este trabalho apresenta a avalia??o da dissipa??o de pot?ncia da NoC Hermes, avaliando a aplica??o de t?cnicas de redu??o de pot?ncia em circuitos CMOS sobre a rede.

Made available in DSpace on 2015-04-14T14:49:19Z (GMT). No. of bitstreams: 1 421786.pdf: 6104492 bytes, checksum: 1d8dad6aa25fe5104f08a43d444e3017 (MD5) Previous issue date: 2009-08-07 / O avan?o tecnol?gico atual do processo de constru??o de circuitos eletr?nicos possibilita a integra??o de mais de um bilh?o de componentes em um ?nico circuito integrado. Um circuito integrado no estado da arte ? um componente complexo constitu?do por numerosos m?dulos complexos conhecidos como n?cleos de propriedade intelectual. Circuitos integrados modernos cont?m dezenas ou centenas de n?cleos interconectados. Cada vez mais a interconex?o de n?cleos se faz atrav?s de estruturas de comunica??o complexas. Uma forma de organizar estas arquiteturas ? constru?-las sob a forma de uma rede intrachip. O uso de estruturas de comunica??o total ou parcialmente regulares tende a aumentar a escalabilidade e o grau de paralelismo da comunica??o em sistemas integrados complexos. Uma das caracter?sticas mais importantes de uma rede intrachip ? a sua topologia. Este trabalho aborda a verifica??o e a prototipa??o da rede intrachip Hermes-TB. Esta rede emprega topologia do tipo toro 2D bidirecional como forma de alcan?ar baixa lat?ncia e alta vaz?o a um custo de hardware reduzido. A verifica??o do projeto da Hermes-TB foi obtida aqui atrav?s da execu??o da simula??o com atrasos do projeto original, pois a proposta inicial da rede realizou a valida??o do projeto apenas atrav?s de simula??o funcional. Por outro lado a prototipa??o, aqui realizada sobre plataformas baseadas em FPGAs (do ingl?s, Field Programmable Gate Arrays) validou o projeto pela primeira vez em hardware. Ao final deste trabalho p?de-se ent?o confirmar a viabilidade de uso da rede intrachip Hermes-TB em circuitos reais.

Made available in DSpace on 2015-04-14T14:49:23Z (GMT). No. of bitstreams: 1 424524.pdf: 1961872 bytes, checksum: 05389810cf9264c18fc855018d938536 (MD5) Previous issue date: 2010-05-12 / O crescente n?mero de aplica??es executando em MPSoCs emergentes pode ser caracterizado pela sua alta demanda de computa??o e comunica??o nas diferentes parte do chip. Os elementos de processamento que executam estas aplica??es trazem uma natureza din?mica e imprevis?vel para o tr?fego em chip, devido ? variabilidade nas taxas de inje??o de dados que eles podem gerar. As redes em chip (NoC do ingl?s Network-on-Chip) s?o as estruturas de comunica??o a serem utilizadas em tais sistemas, devido ao seu desempenho, confiabilidade e escalabilidade. Para lidar com o comportamento din?mico do tr?fego de aplica??es, v?rios m?todos de adapta??o s?o propostos em n?vel de sistema (em tempo de execu??o) e em n?vel de arquitetura (em tempo de projeto). Esta Tese aborda o uso de t?cnicas de adapta??o em NoCs em n?vel de sistema e de arquitetura: dimensionamento de buffer e roteamento adaptativo. A primeira t?cnica introduz um buffer de desacoplamento (D-buffer) no IP destino. Este buffer recebe dados da NoC com jitter, enquanto que o IP destino consome dados deste buffer na taxa da aplica??o, sem jitter. Dois problemas devem ser resolvidos para a implementa??o de D-buffers: (i) qual tamanho este buffer deve possuir? (ii) quanto tempo deve ser esperado antes do in?cio do consumo de dados (threshold)? Prop?e-se aqui um m?todo geral para definir o tamanho e threshold de D-buffers, considerando a influ?ncia do empacotamento, arbitragem, roteamento e concorr?ncia entre fluxos. A segunda t?cnica ? um algoritmo de roteamento adaptativo para NoCs, onde o caminho entre o IPs origem e destino pode ser modificado devido a eventos de congestionamento. A maior parte das propostas do estado da arte possui uma vis?o limitada de congestionamento, considerando que cada roteador da NoC toma decis?es baseado no estado de seus vizinhos. Esta decis?o local pode rotear pacotes a outras regi?es congestionadas, o que pode tornar o algoritmo ineficiente. Este trabalho apresenta um novo m?todo onde a an?lise de congestionamento considera informa??es de todos os roteadores no caminho entre a origem e destino. Este m?todo ? composto por um protocolo para estabelecimento de sess?es QoS, seguido de monitora??o distribu?da e re-roteamento para regi?es n?o congestionadas. Resultados experimentais demonstram o impacto de fluxos multim?dia com tamanhos de pacotes fixo e vari?vel (a partir de traces reais de tr?fego) no dimensionamento de buffers, e o percentual de viola??es de prazos em fun??o do tamanho do D-buffer. Em termos de roteamento adaptativo, os resultados obtidos apresentam a influ?ncia de diferentes n?veis de localidade de tr?fego na lat?ncia de pacotes, ocupa??o da NoC e reatividade do roteamento adaptativo a eventos de congestionamento.

Made available in DSpace on 2015-04-14T14:49:25Z (GMT). No. of bitstreams: 1 425177.pdf: 2930765 bytes, checksum: 146324f55fdecec85040eaa6120e58f4 (MD5) Previous issue date: 2010-05-13 / MPSoCs baseados em NoCs podem fornecer alto desempenho em um ?nico circuito integrado, atingindo centenas de bilh?es de opera??es por segundo atrav?s do emprego de m?ltiplos elementos de processamento que se comunicam atrav?s de uma NoC operando a uma freq??ncia que excede 100 Tbps. Tais dispositivos podem suportar a execu??o simult?nea de m?ltiplas aplica??es (e.g. HDTV, m?ltiplos padr?es de comunica??o sem fio, tocadores multim?dia, jogos), devido a caracter?sticas como alto desempenho, flexibilidade e efici?ncia em termos de consumo de energia. Devido a quantidade de alternativas inerentes ao grande espa?o de projeto, a avalia??o de MPSoCs baseados em NoCs em baixo n?veis de abstra??o n?o prove o suporte necess?rio para encontrar a melhor arquitetura para a NoC considerando m?tricas de desempenho (e.g. lat?ncia, pot?ncia) de uma dada aplica??o nas fases iniciais de projeto. Dessa forma, o projeto de MPSoCs baseados em NoCs requer modelos simples e precisos em alto n?vel de abstra??o, os quais possam gerar resultados precisos de desempenho, de cada alternativa de projeto, em um tempo de projeto razo?vel. Neste contexto, a presente Tese tem duas contribui??es principais: (i) desenvolvimento de modelos de NoC abstratos, e (ii) integra??o dos modelos propostos dentro de um fluxo de projeto baseado em modelos, permitindo assim a explora??o do espa?o de projeto de MPSoCs baseados em NoCs nas fases iniciais do fluxo projeto.

Made available in DSpace on 2015-04-14T14:49:47Z (GMT). No. of bitstreams: 1 439051.pdf: 3612588 bytes, checksum: b521a29595b0b62cb20c6ca3b96c8502 (MD5) Previous issue date: 2012-04-13 / As CMOS technology nodes scale dosn, nes problems a rise concerning the design of synchronous circuits and systems. This is due to tight constraints resulting from the use of a single signal to control a shole complex integrated circui t. Moreover, modern chips integrate shole systems that require a large amount of intellectual property cores, each sith specific requirements and design constraints. In this context, asynchronous design techniques present appealing solutions to help designers achieving efficient systems, as each core can be independently implemented and then employ asynchronous communication at the system level. Different sorks available in literature demonstrate that asynchronous circuits are sell suited for los poser, high speed and robust applications. Hose ver, these circuits are very difficult to be implemented, due to the lack of design automation tools and basic components. In this say, experiments sith asynchronous circuits are practica lly limited to full custom approaches. In order to help overcoming such limitations, the Author has been involved sith asynchronous circuits design for five years. This sork presents details o f part of this research sork, including the implementation of five non-synchronous netsork-on-c hip routers, a standard cell library sith over five hundred components for asynchronous circuits and a design flos proposed for such components / Com o avan?o de tecnologias CMOS, novos desafios surgem para o projeto de circuitos e sistemas s?ncronos. Isso se deve ao fato de que o uso de um ?nico sinal para controlar um circuito integrado complexo resulta em restri??es de projeto dif?ceis de serem atendidas. Al?m disso, chips atuais integram sistemas inteiros, que necessitam de uma grande quantidade de n?cleos de propriedades intelectual, cada um com necessidades e restri??es espec?ficas. Neste cen?rio, t?cnicas ass?ncronas de projeto representam solu??es interessantes para ajudar projetistas a obter sistemas eficientes, uma vez que cada n?cleo de propriedade intelectual pode ser projetado de forma independente e ent?o comunicar-se assincronamente, a n?vel de sistema. Diversos trabalhos dispon?veis na literatura demonstram que circuitos ass?ncronos s?o adequados para implementa??es que necessitem baixo consumo de pot?ncia, alto desempenho ou alta robustez. Entretanto, atualmente, ? muito dif?cil de projetar tais circuitos, dada a falta de ferramentas de automa??o e de bibliotecas de componentes b?sicos. Dessa forma, o uso de circuitos ass?ncronos ? praticamente limitado a abordagens full-custom. A fim de contribuir para a supera??o dessa barreira, o Autor est? envolvido na pesquisa de circuitos ass?ncronos h? cinco anos. Este trabalho apresenta detalhes de parte dessa pesquisa, incluindo a implementa??o de cinco roteadores de redes intra-chip n?o s?ncronos, uma biblioteca de c?lulas com mais de quinhentos componentes ass?ncronos e um fluxo de projeto proposto para o projeto de tais componentes

Made available in DSpace on 2015-04-14T14:49:55Z (GMT). No. of bitstreams: 1 444177.pdf: 1659305 bytes, checksum: bdead0d762530fe1980280cda19165e9 (MD5) Previous issue date: 2012-08-28 / In advanced deep submicron technologies, the aggressive scaling of the clock to increasingly higher frequencies has now terminated. At the circuit top level, global clocking is not feasible anymore, which has led to the popularization of the Globally Asynchronous Locally Synchronous paradigm for constructing complex system on chip devices, with local islands of clocked logic interconnected by asynchronous communication. By providing packet-based communication and scalable communication parallelism compared to traditional bus-based communication, asynchronous network- on-chip have recently shown their benefits compared to their synchronous counterparts to build future many-core architectures, in terms of both performance and power. One of the next challenges for such asynchronous communication architectures is reliability, in the form of robustness to single event effects, when under the impact of particles generated by ionizing radiation. This occurs because technology downscaling continuously increases the logic sensitivity of silicon devices to such effects. Contrary to what happens in synchronous circuits, delay variations induced by radiation usually have no impact on asynchronous quasi-delay insensitive (QDI) combinational logic blocks, but in case of storage logic, bit flips may corrupt the circuit state with no recovery solution, even when using asynchronous circuits. This work proposes a new set of hardening techniques against single event effects applicable to asynchronous networks-on-chip. It presents practical case studies of use for these techniques and evaluates them in close to real life situations. The obtained results show that the achieved increase in asynchronous network-on-chip robustness has the potential to leverage this communication architecture solution as the main choice for the next generations of complex silicon devices on advanced nodes technologies such as 32 nm, 28 nm, 20 nm and below / O aumento agressivo das frequ?ncias de opera??o de sinais de rel?gio em tecnologias submicr?nicas profundas chegou ao seu limite. O uso de rel?gios globais n?o ? mais vi?vel em tais tecnologias, o que fomenta a populariza??o do paradigma Globalmente Ass?ncrono, Localmente S?ncrono na constru??o de sistemas integrados complexos, onde se empregam ilhas s?ncronas de l?gica interconectadas atrav?s de comunica??o ass?ncrona. Redes intrachip ass?ncronas proveem um modelo de comunica??o baseado em troca de pacotes e paralelismo de comunica??o escal?vel quando comparado com arquiteturas de comunica??o tradicionais, como as baseadas em barramentos compartilhados. Devido a estas caracter?sticas, tal tipo de redes vem revelando benef?cios, quando comparadas com suas equivalentes s?ncronas, para construir as arquiteturas many-cores do futuro, e isto em termos de ambos, desempenho e dissipa??o de pot?ncia. Um dos pr?ximos desafios para as arquiteturas de comunica??o em quest?o ? a confiabilidade, na forma de robustez a efeitos de evento ?nico (em ingl?s, single event effects ou SEEs), quando o circuito sofre impactos de part?culas geradas por radia??o ionizante. Isto ocorre porque a diminui??o cont?nua das geometrias de dispositivos semicondutores em tecnologias sucessivas aumenta cada vez mais a sensibilidade destes a tais efeitos. Ao contr?rio do que ocorre em circuitos s?ncronos, varia??es de atraso induzidas por radia??o em geral n?o geram qualquer impacto, exceto por poss?veis perdas de desempenho, em circuitos l?gicos ass?ncronos constru?dos usando t?cnicas quase insens?veis a atrasos (em ingl?s quasi-delay insensitive ou QDI). Contudo, a invers?o de valores de bits em dispositivos de armazenamento pode corromper o estado do circuito sem poss?vel solu??o de recupera??o, mesmo no caso de ass?ncronos. Este trabalho prop?e um novo conjunto de t?cnicas aplic?veis a redes intrachip ass?ncronas, que visa o aumento de robustez contra efeitos de evento ?nico. Apresentam-se estudos de caso pr?ticos de tais t?cnicas e avaliam-se as mesmas em ambientes que simulam casos reais de uso. Os resultados obtidos mostram que o aumento de robustez alcan?ado sobre redes intrachip tem o potencial de tornar esta arquitetura de comunica??o a principal candidata para integrar as novas gera??es de dispositivos de sil?cio complexos constru?dos com o emprego de nodos tecnol?gicos avan?ados tais como 32 nm, 28 nm, 20 nm e abaixo

Made available in DSpace on 2015-04-14T14:49:57Z (GMT). No. of bitstreams: 1 445336.pdf: 3946436 bytes, checksum: 1e6fa2914e52a5786113539640cd4a99 (MD5) Previous issue date: 2012-08-27 / Due to the evolution of deep submicron technologies for semiconductor fabrication, it is possible nowadays to manufacture increasingly complex systems inside a single sili-con die. However, this evolution in some cases mandates the abandonment of traditional design techniques. The development of purely synchronous complex systems begins to be influenced by relatively long intrachip distances as well as by parasitic effects in wires with growingly small cross-sections. Besides, it is important to enable the design of devices with enhanced processing capabilities to fulfill the demand for multiple applications in re-search and industry environments, while at the same time improving energy efficiency. This is motivated by the significant increase on the demand for multifunctional portable equipments like tablets and smart phones that must everyday become faster and yet present reasonable battery life. In view of these facts, new paradigms for the design of globally asynchronous locally synchronous (GALS) systems come to the forefront in the construction of multiprocessor systems on chip (MPSoCs). This work has as main strateg-ic objective to explore GALS MPSoC architectures that target the control of power dissipa-tion. The decision to work with MPSoCs comes from the natural need to increase the number of processing elements in current designs, as a way to take full advantage of the silicon technological evolution. During the development of this work five distinct contribu-tions are worth mentioning. First, the architectures of the Hermes-GLP NoC router and of the HeMPS MPSoC were subject to a set of corrections and modifications, to provide these modules with better support to the implementation of GALS systems. This allowed the proposition of a new MPSoCs, called HeMPS-GLP. Second, a set of changes in the embedded processor microkernel of the HeMPS MPSoC enabled the smooth interconnec-tion and configuration of new hardware structures to the system processors. Third, a new high-level language verification environment for the HeMPS-GLP MPSoC was made avail-able, which supports up to 256 distinct operating frequencies for the NoC, together with the independent definition of each processing element?s clock. Fourth, there is the propo-sition of a new local clock generator targeting minimum area, low power dissipation, oper-ating frequency stability and insensitivity to process, voltage and temperature variations. Finally, this work provides a simulation and code generation environment for silicon im-plementations of the HeMPS-GLP MPSoC. This environment emulates the local clock ge-nerators, based on the designed local clock generator. / Devido ? evolu??o das tecnologias nanom?tricas profundas em semicondutores, hoje ? poss?vel a fabrica??o de sistemas cada vez mais complexos em um ?nico chip. Entretanto, esta evolu??o est? inviabilizando, em alguns casos, pr?ticas de projeto tradi-cionais. O desenvolvimento de sistemas complexos puramente s?ncronos come?a a ser influenciado por dist?ncias intrachip relativamente longas, bem como por efeitos parasitas em fios com ?reas de sec??o reta cada vez menores. Adicionalmente, ganha destaque em pesquisa e na ind?stria a necessidade de projetar dispositivos com elevada capacida-de de processamento para atender a demanda de m?ltiplas aplica??es, enquanto aprimo-ram-se os n?veis de efici?ncia energ?tica. Isto ? motivado pelo significativo aumento da procura por equipamentos port?teis multifun??es como tablets e celulares inteligentes mais velozes e com durabilidade de bateria razo?vel. ? luz destes fatos, novos paradig-mas de projeto de sistemas globalmente ass?ncronos e localmente s?ncronos (GALS) ga-nham destaque para construir sistemas multiprocessados em chip (MPSoCs). Este traba-lho tem como principal objetivo estrat?gico explorar arquiteturas GALS para MPSoCs com alvo no controle da pot?ncia dissipada. Escolhe-se trabalhar sobre MPSoCs devido ao aumento significativo de m?dulos de processamento em projetos atuais como uma forma de tirar vantagem plena da evolu??o das tecnologias de fabrica??o baseadas em sil?cio. Ao longo das atividades, cinco contribui??es podem ser destacadas oriundas cada uma de um conjunto de trabalhos pr?ticos desenvolvidos. Primeiro, prop?s-se um conjunto de corre??es e modifica??es nas arquiteturas do roteador da NoC Hermes-GLP e do MPSoC HeMPS, visando transformar estes em um melhor suporte ? implementa??o de sistemas GALS. Isto produziu uma nova arquitetura de MPSoC, denominado HeMPS-GLP. Segun-do, altera??es na estrutura do microkernel embarcado dos processadores do MPSoC HeMPS possibilitaram a interconex?o e configura??o corretas de novas estruturas em hardware aos processadores em quest?o. Terceiro, disponibilizou-se um ambiente de ve-rifica??o em linguagem de alto n?vel para o MPSoC HeMPS-GLP, com suporte a at? 256 n?veis distintos de frequ?ncia para a rede, bem como a defini??o do rel?gio de cada IP de processamento de forma independente. Em quarto lugar, foram realizados o estudo e o projeto de um gerador local de rel?gio visando obter ?rea m?nima, baixa dissipa??o de pot?ncia, estabilidade em frequ?ncia e insensibilidade a varia??es de processo, tens?o de alimenta??o e temperatura. Quinto e ?ltimo, foi desenvolvido um ambiente de simula??o e gera??o de c?digo sintetiz?vel em sil?cio para o MPSoC HeMPS-GLP. Este prov? a emu-la??o do sistema de gera??o local de rel?gio, baseado no gerador local projetado.