Orientador : Guido C. S. de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-03T22:37:24Z (GMT). No. of bitstreams: 1 Rigo_Sandro_D.pdf: 1618748 bytes, checksum: d86fcc62eb13221a1e6cb3ce90f1e252 (MD5) Previous issue date: 2004 / Doutorado / Ciência da Computação / Doutor em Ciência da Computação

Orientador: Furio Damiani / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-25T23:03:42Z (GMT). No. of bitstreams: 1 Franca_Eliane_D.pdf: 7476190 bytes, checksum: b8b340047557da332747a15c704c44bb (MD5) Previous issue date: 1999 / Resumo: O objetivo deste trabalho é o desenvolvimento de um microprocessador dedicado para a simulação de circuitos ULSI ¿ Ultra Large Scale Integration, ou seja, circuitos integrados de larga escala de integração. Ele faz parte de um arranjo de processadores proposto para um sistema de simulação por hardware, denominado ABACUS, desenvolvido no DSIF/FEEC/UNICAMP. Dentro do ABACUS este microprocessador, denominado MPH ¿ Model Processing Hardware (processador de modelos) é a célula unitária de um arranjo de microprocessadores. A arquitetura do MPH é formada pelos seguintes blocos: registros de entrada e saída, memória para armazenamento do programa de descrição do modelo ¿ UMA; memória para dados e resultados da simulação ¿ MEL; controle microprogramado e Unidade Aritmética e Lógica em ponto flutuante para 32 bits. Por apresentar uma arquitetura microprogramada, encontra aplicabilidade em outros sistemas dedicados tais como: satélite para previsão do tempo, robótica, redes neurais, hardware evolutivo, etc. O projeto foi descrito em linguagem VHSIC ¿ (Very High Speed Integrated Circuits) Hardware Description Language e simulado em ambiente Mentor Graphics / Abstract: The aim of this work is the development of a custom microprocessor to simulate ULSI ¿ Ultra Large Scale Integration circuits. It is part of an array of processors proposed as a system for circuit simulation by Hardware, named ABACUS. Inside the ABACUS, the microprocessor, named MPH ¿ Model Processing Hardware (model processor), is the basic cell of the microprocessor array. The architecture of the MPH is composed by: input and output registers, memory to store the program of description model ¿ UMA; a memory for the storage of simulation data and results ¿ MEL; microprogramed control and Arithmethic and Logic Unit in 32 bits floating point. As its architecture is microprogrammed it can be employed in other custom systems like: time prevision satellite, robotics, neural networks, evolvable hardware and so on. The design has been descibed in VHDL language ¿ VHSIC Hardware Description Language and simulated in Mentor Graphics enviroment / Doutorado / Eletronica e Comunicações / Doutor em Engenharia Elétrica

[pt] Este trabalho propõe uma arquitetura para um computador analógico controlado por um microcomputador. O escopo da proposta é uma máquina que seja confiável e facilmente utilizável. Com essas idéias em mente é apresentada e discutida a arquitetura da Unidade de Simulação e é mostrado que o sistema pode ser expandido sem limitação teórica. A Unidade de Controle é um microprocessador que recebe os dados do usuário e os utiliza para determinar e implementar as interligações, ganhos e demais parâmetros da Unidade de Simulação. Ao final do trabalho é apresentada uma comparação com dois sistemas comerciais, que mostra ser a estrutura proposta, superior, especialmente em relação à facilidade de programação e operação. / [en] This thesis discusses the architecture of an analog computer controlled by a digital microcomputer. The autho’s goal is to develop a machine which is both reliable and ease to use. The architecture of the Simulation Unit is presented and discussed and it is show that the system can expanded without (theorectical) limits. The Control Unit is based on a microcomputer that receives the data from the user and processes it to determine gains, interconections etc., for the Simulation Unit. The proposed machine is finally compared to two commercially avaliable systems and the results suggest that the proposed arquitecture is superior especially compared the easy of operation and programming.

Orientadores: Nelson C. Machado, Celio C. Guimarães / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Científica / Made available in DSpace on 2018-07-19T11:11:43Z (GMT). No. of bitstreams: 1 MartinezCarrazana_Ivone_M.pdf: 2485359 bytes, checksum: 940d798281420b928ccef25b9a47978f (MD5) Previous issue date: 1993 / Resumo: Não informado / Abstract: Not informed / Mestrado / Mestre em Ciência da Computação

Made available in DSpace on 2015-02-04T21:45:28Z (GMT). No. of bitstreams: 1 Cayton Marques.pdf: 891116 bytes, checksum: e853859839384d700926d77414c4a3d1 (MD5) Previous issue date: 2006-02-09 / Modelos de componentes são evoluções naturais para as tecnologias de objetos distribuídos, o modelo de componentes CORBA (CCM ou CORBA Component Model) descreve um framework para a criação de aplicações CORBA baseadas em componentes e que encapsulam os detalhes de implementação de servidores CORBA. Componentes criados usando CCM são mais flexíveis do que os criados usando outros modelos de componentes como: COM+/.NET e EJB, em especial quanto a customização de seu comportamento. O trabalho tem como objetivo geral avaliar os aspectos funcionais internos de um contêiner que suporta componentes CCM, para este fim desenvolveu-se um protótipo funcional que implementa um subconjunto da especificação do modelo de componentes CORBA sobre o qual se executou uma aplicação de exemplo. Os resultados das experiências realizadas durante o estudo, interpretação da especificação, a implementação e execução tanto do contêiner quanto da aplicação de testes são descritos e comentados.

Submitted by CARLA MARIA GOULART DE MORAES (carlagm) on 2015-08-10T13:47:16Z No. of bitstreams: 1 RodrigoHahn.pdf: 1009281 bytes, checksum: 2971a1be96a8b68f3f366ce1fdb89077 (MD5) / Made available in DSpace on 2015-08-10T13:47:17Z (GMT). No. of bitstreams: 1 RodrigoHahn.pdf: 1009281 bytes, checksum: 2971a1be96a8b68f3f366ce1fdb89077 (MD5) Previous issue date: 2011-03-28 / Nenhuma / Atualmente, os estudos sobre mobilidade em sistemas distribuídos vêm sendo impulsionados pela proliferação de dispositivos eletrônicos portáteis (por exemplo, celulares, handhelds, tablet PCs e notebooks) e pela exploração de novas tecnologias de interconexão baseadas em comunicação sem fio (tais como, WiFi, Bluetooth, 3G e WiMAX). Este novo paradigma distribuído e móvel é denominado Computação Móvel [1,2]. Os últimos anos têm sido uma época de grandes transformações no que diz respeito às tecnologias de comunicação. Devido à popularização da computação móvel (dispositivos menores, mais baratos, com maior autonomia) e das redes sem fio, o mundo tem estado cada vez mais conectado. Com o advento das Tecnologias de Localização [3,4], surgiram diversos tipos de aplicações. Essas aplicações utilizam a infraestrutura de comunicação disposta no ambiente para oferecer serviços personalizados. A utilização dessas tecnologias possibilita que se tenha um histórico completo dos deslocamentos/interações de uma entidade qualquer em um ambiente. Esse histórico de deslocamentos chama-se trilha[5,6]. Através da análise dos dados presentes em uma trilha, pode-se obter informações a respeito de uma entidade ou grupo de entidades. Essa análise possibilita o desenvolvimento de diferentes tipos de aplicações. Por exemplo, pode-se usar o histórico de informações de deslocamento de um veículo em movimento para inferir, com determinado grau de confiabilidade, seu próximo destino. Deste modo, o objetivo deste trabalho, nesse contexto, é propor, implementar e validar uma arquitetura de detecção de similaridades entre trilhas de entidades genéricas. Essas trilhas serão obtidas externamente - o escopo do trabalho limita-se a fornecer os meios através dos quais essa detecção de similaridade ocorrerá, bem como os resultados. Também será realizada a integração da solução desenvolvida com uma arquitetura de suporte à educação ubíqua, a fim de validar a proposta.

Made available in DSpace on 2015-04-14T14:49:59Z (GMT). No. of bitstreams: 1 388690.pdf: 2802536 bytes, checksum: beac88da72f762dd87b500ad3e316c7c (MD5) Previous issue date: 2006-03-31 / O desenvolvimento de software dirigido por modelos, com a MDA, requer o refinamento de modelos de sistemas, inicialmente especificados em alto n?vel e sem caracter?sticas de plataformas, em modelos dependentes de plataformas. A Model Driven Architecture (MDA) apresenta uma t?cnica de modelagem voltada para arquiteturas, em que ? necess?rio aplicar mapeamentos e transforma??es em modelos de sistemas para plataformas. Esse trabalho apresenta a abordagem FOMDA (Features-Oriented Model-Driven Architecture), que permite a desenvolvedores especificar modelos e gerenciar transforma??es adotando a t?cnica MDA. A abordagem FOMDA combina Modelos de Features e MDA em um ambiente onde desenvolvedores s?o habilitados para representar caracter?sticas atrav?s de features, mapeando-as para transforma??es que geram a aplica??o final. Este trabalho tamb?m apresenta um estudo de caso, que utiliza a abordagem FOMDA para auxiliar no desenvolvimento de um sistema de tempo real embarcado

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-08-31T11:15:37Z No. of bitstreams: 1 474345 - Texto Completo.pdf: 3978955 bytes, checksum: aa0f35953c5bc355cef3bfc0576e2a44 (MD5) / Made available in DSpace on 2015-08-31T11:15:38Z (GMT). No. of bitstreams: 1 474345 - Texto Completo.pdf: 3978955 bytes, checksum: aa0f35953c5bc355cef3bfc0576e2a44 (MD5) Previous issue date: 2015-06-10 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES / Mechanisms for fault-tolerance in MPSoCs are mandatory to cope with defects during fabrication or faults during product lifetime. For instance, permanent faults on the interconnect network can stall or crash applications, even though the MPSoCs? network has alternative faultfree paths to a given destination. Runtime Fault Tolerance provide self-organization mechanisms to continue delivering their processing services despite defective cores due to the presence of permanent and/or transient faults throughout their lifetime. This Thesis presents a runtime layered approach to a fault-tolerant MPSoC, where each layer is responsible for solving one part of the problem. The approach is built on top of a novel small specialized network used to search fault-free paths. The first layer, named physical layer, is responsible for the fault detection and fault isolation of defective routers. The second layer, named the network layer, is responsible for replacing the original faulty path by an alternative fault-free path. A fault-tolerant routing method executes a path search mechanism and reconfigures the network to use the faulty-free path. The third layer, named transport layer, implements a fault-tolerant communication protocol that triggers the path search in the network layer when a packet does not reach its destination. The last layer, application layer, is responsible for moving tasks from the defective processing element (PE) to a healthy PE, saving the task?s internal state, and restoring it in case of fault while executing a task. Results at the network layer, show a fast path finding method. The entire process of finding alternative paths takes typically less than 2000 clock cycles or 20 microseconds. In the transport layer, different approaches were evaluated being capable of detecting a lost message and start the retransmission. The results show that the overhead to retransmit the message is 2.46X compared to the time to transmit a message without fault, being all other messages transmitted with no overhead. For the DTW, MPEG, and synthetic applications the average-case application execution overhead was 0.17%, 0.09%, and 0.42%, respectively. This represents less than 5% of the application execution overhead worst case. At the application layer, the entire fault recovery protocol executes fast, with a low execution time overhead with no faults (5.67%) and with faults (17.33% - 28.34%). / Mecanismos de toler?ncia a falhas em MPSoCs s?o obrigat?rios para enfrentar defeitos ocorridos durante a fabrica??o ou falhas durante a vida ?til do circuito integrado. Por exemplo, falhas permanentes na rede de interconex?o do MPSoC podem interromper aplica??es mesmo que a rede tenha caminhos sem falha para um determinado destino. A toler?ncia a falhas em tempo de execu??o fornece mecanismos de auto-organiza??o para continuar a oferecer servi?os de processamento apesar de n?cleos defeituosos devido ? presen?a de falhas permanentes e/ou transit?rias durante toda a vida dos chips. Esta Tese apresenta uma abordagem em camadas para um MPSoC tolerante a falhas, onde cada camada ? respons?vel por resolver uma parte do problema. O m?todo ? constru?do sobre uma nova proposta de rede especializada utilizada para procurar caminhos livre de falha. A primeira camada, denominada camada f?sica, ? respons?vel pela detec??o de falhas e isolamento das partes defeituosas da rede. A segunda camada, denominada camada de rede, ? respons?vel por substituir um caminho defeituoso por um caminho alternativo livre de falhas. Um m?todo de roteamento tolerante a falhas executa o mecanismo de busca de caminhos e reconfigura a rede para usar este caminho livre de falhas. A terceira camada, denominada camada de transporte, implementa um protocolo de comunica??o tolerante a falhas que detecta quando pacotes n?o s?o entregues ao destino, acionando o m?todo proposto na camada de rede. A ?ltima camada, camada de aplica??o, ? respons?vel por mover as tarefas do elemento de processamento (PE) defeituoso para um PE saud?vel, salvar o estado interno da tarefa, e restaur?-la em caso de falha durante a execu??o. Os resultados na camada de rede mostram um m?todo r?pido para encontrar caminhos livres de falhas. O processo de procura de caminhos alternativos leva tipicamente menos de 2000 ciclos de rel?gio (ou 20 microssegundos). Na camada de transporte, diferentes abordagens foram avaliadas para detectar uma mensagem n?o entregue e acionar a retransmiss?o. Os resultados mostram que a sobrecarga para retransmitir a mensagem ? 2,46 vezes maior quando comparado com o tempo para transmitir uma mensagem sem falha, sendo que todas outras mensagens subsequentes s?o transmitidas sem sobrecarga. Para as aplica??es DTW, MPEG e sint?tica, o caso m?dio de sobrecarga no tempo de execu??o da aplica??o ? de 0,17%, 0,09% e 0,42%, respectivamente. Isto representa menos do que 5% do tempo de execu??o de uma dada aplica??o no pior caso. Na camada de aplica??o, todo o protocolo de recupera??o de falhas executa rapidamente, com uma baixa sobrecarga no tempo de execu??o sem falhas (5,67%) e com falhas (17,33% - 28,34%).

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-09-18T20:30:53Z No. of bitstreams: 1 475052 - Texto Completo.pdf: 8325686 bytes, checksum: 5d74943dc9ee311c90eb182fb022e539 (MD5) / Made available in DSpace on 2015-09-18T20:30:53Z (GMT). No. of bitstreams: 1 475052 - Texto Completo.pdf: 8325686 bytes, checksum: 5d74943dc9ee311c90eb182fb022e539 (MD5) Previous issue date: 2015-07-13 / MPSoCs with hundreds of cores are already available in the market. According to the ITRS roadmap, such systems will integrate thousands of cores by the end of the decade. The definition of where each task will execute in the system is a major issue in the MPSoC design. In the literature, this issue is defined as task mapping. The growth in the number of cores increases the complexity of the task mapping. The main concerns in task mapping in large systems include: (i) scalability; (ii) dynamic workload; and (iii) reliability. It is necessary to distribute the mapping decision across the system to ensure scalability. The workload of emerging large MPSoCs may be dynamic, i.e., new applications may start at any moment, leading to different mapping scenarios. Therefore, it is necessary to execute the mapping process at runtime to support a dynamic workload. Reliability is tightly connected to the system workload distribution. Load imbalance may generate hotspots zones and consequently thermal implications, which may result in unreliable system operation. In large scale MPSoCs, reliability issues get worse since the growing number of cores on the same die increases power densities and, consequently, the system temperature. The literature presents different task mapping techniques to improve system reliability. However, such approaches use a centralized mapping approach, which are not scalable. To address these three challenges, the main goal of this Thesis is to propose and evaluate distributed mapping heuristics, executed at runtime, ensuring scalability and a fair workload distribution. Distributing the workload and the traffic inside the NoC increases the system reliability in long-term, due to the minimization of hotspot regions. To enable the design space exploration of large MPSoCs the first contribution of the Thesis lies in a multi-level modeling framework, which supports different models and debugging capabilities that enrich and facilitate the design of MPSoCs. The simulation of lower level models (e.g. RTL) generates performance parameters used to calibrate abstract models (e.g. untimed models). The abstract models pave the way to explore mapping heuristics in large systems. Most mapping techniques focus on optimizing communication volume in the NoC, which may compromise reliability due to overload processors. On the other hand, a heuristic optimizing only the workload distribution may overload NoC links, compromising its reliability. The second significant contribution of the Thesis is the proposition of dynamic and distributed mapping heuristics, making a tradeoff between communication volume (NoC links) and workload distribution (CPU usage). Results related to execution time, communication volume, energy consumption, power traces and temperature distribution in large MPSoCs (144 processors) confirm the tradeoff hypothesis. Trading off workload and communication volume improves system reliably through the reduction of hotspots regions, without compromising system performance. / MPSoCs com centenas de processadores j? est?o dispon?veis no mercado. De acordo com o ITRS, tais sistemas integrar?o milhares de processadores at? o final da d?cada. A defini??o de onde cada tarefa ser? executada no sistema ? um desafio importante na concep??o de MPSoCs. Na literatura, tal desafio ? definido como mapeamento de tarefas. O aumento do n?mero de processadores aumenta a complexidade do mapeamento de tarefas. As principais preocupa??es em mapeamento de tarefas em grandes sistemas incluem: (i) escalabilidade; (ii) carga din?mica de trabalho; e (iii) confiabilidade. ? necess?rio distribuir a decis?o do mapeamento pelo sistema para garantir escalabilidade. A carga de trabalho em MPSoCs pode ser din?mica, ou seja, novas aplica??es podem iniciar a execu??o a qualquer momento, levando a diferentes cen?rios de mapeamento. Portanto, ? necess?rio executar o processo de mapeamento em tempo de execu??o para suportar uma carga de trabalho din?mica. Confiabilidade ? diretamente relacionada ? distribui??o da carga de trabalho no sistema. Desequil?brio de carga pode gerar zonas de hotspots e implica??es termais, que podem resultar em uma opera??o do sistema n?o confi?vel. Em MPSoCs de grande dimens?o problemas de confiabilidade se agravam, uma vez que o crescente n?mero de processadores no mesmo chip aumenta o consumo de energia e, consequentemente, a temperatura do sistema. A literatura apresenta diferentes t?cnicas de mapeamento de tarefas para melhorar a confiabilidade do sistema. No entanto, tais t?cnicas utilizam uma abordagem de mapeamento centralizado, a qual n?o ? escal?vel. Em fun??o destes tr?s desafios, o principal objetivo desta Tese ? propor e avaliar heur?sticas de mapeamento distribu?do, executadas em tempo de execu??o, garantindo escalabilidade e uma distribui??o de carga de trabalho uniforme. Distribuir a carga de trabalho e o tr?fego da NoC aumenta a confiabilidade do sistema no longo prazo, devido ? minimiza??o das regi?es de hotspot. Para permitir a explora??o do espa?o de projeto em MPSoCs, a primeira contribui??o desta Tese consiste em um ambiente de modelagem multi-n?vel, que suporta diferentes modelos e capacidades de depura??o que enriquecem e facilitam o projeto de MPSoCs. A simula??o de modelos de mais baixo n?vel (por exemplo, RTL) gera par?metros de desempenho utilizados para calibrar modelos mais abstratos. Os modelos abstratos facilitam a explora??o de heur?sticas de mapeamento em grandes sistemas. A maioria das t?cnicas de mapeamento se concentram na otimiza??o do volume comunica??o na NoC, o que pode comprometer a confiabilidade, devido ? sobrecarga de processadores. Por outro lado, uma heur?stica que visa a otimiza??o apenas da distribui??o de carga de trabalho pode sobrecarregar canais da NoC, comprometendo a sua confiabilidade. A segunda contribui??o significativa desta Tese ? a proposi??o de heur?sticas de mapeamento din?mico e distribu?dos, fazendo um compromisso entre o volume de comunica??o (canais da NoC) e distribui??o de carga de trabalho (uso da CPU). Os resultados relacionados a tempo de execu??o, volume de comunica??o, consumo de energia, distribui??o de pot?ncia e temperatura em grandes MPSoCs (256 processadores) confirmam a hip?tese deste compromisso. Fazer um compromisso entre carga de trabalho e volume de comunica??o melhora a confiabilidade do sistema atrav?s da redu??o de regi?es hotspots, sem comprometer o desempenho do sistema.

Made available in DSpace on 2016-12-23T14:33:33Z (GMT). No. of bitstreams: 1 dissertacao.pdf: 525748 bytes, checksum: d81fee4d754843c091457bdd3b0ce230 (MD5) Previous issue date: 2003-10-29 / Superscalar machines fetch multiple scalar instructions per cycle from the instruction cache. However, machines that fetch no more than one instruction per cycle from the instruction cache, such as Dynamically Trace Scheduled VLIW (DTSVLIW) machines, have shown performance comparable to that of Superscalars. In this paper we present experiments which show that fetching a single instruction from the instruction cache per cycle allows the same performance achieved fetching multiple instructions per cycle thanks to the execution locality present in programs. We also present the first direct comparison between the Superscalars, Trace Cache and DTSVLIW architectures. Our results show that a DTSVLIW machine capable of executing up to 16 instructions per cycle can perform 21.9% better than a Superscalar and 6.6% better than a Trace Cache with equivalent hardware. In the comparison between a DTSVLIW machine and an Alpha 21264 machine, we have shown that the DTSVLIW can perform 24,17% better than Alpha using integer programs, and 60,36% better than Alpha using floating point programs. / Máquinas Super Escalares trazem múltiplas instruções escalares da cache de instruções por ciclo. Contudo, máquinas que buscam na cache de instruções apenas uma instrução escalar por ciclo de relógio têm demonstrado níveis de desempenho comparáveis aos de máquinas Super Escalares, como é o caso de máquinas que seguem a arquitetura Dynamically Trace Scheduled VLIW (DTSVLIW). Neste trabalho, é mostrado através de experimentos que basta trazer uma instrução escalar por ciclo de máquina da cache de instruções para atingir praticamente o mesmo desempenho obtido trazendo várias instruções por ciclo graças à localidade de execução existente nos programas. Fazemos, também, a primeira comparação direta entre as arquiteturas Super Escalar, Trace Cache e DTSVLIW. Os resultados dos experimentos mostram que uma máquina DTSVLIW, capaz de executar até 16 instruções por ciclo, tem desempenho 21.9% superior que uma Super Escalar hipotética e 6.6% superior que uma Trace Cache com hardware equivalente. Quando comparada com uma máquina Alpha 21264, a máquina DTSVLIW apresenta um desempenho 24,17% superior, para os programas inteiros e, 60,36% superior, para os programas de ponto flutuante do SPEC2000.