Orientadores: Mario Lucio Cortes, Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-07-25T20:10:08Z (GMT). No. of bitstreams: 1 Centoducatte_PauloCesar_D.pdf: 4355803 bytes, checksum: 020add3207bd3cd0ecf23cfa65c2abea (MD5) Previous issue date: 2000 / Resumo: A redução no tamanho dos programas tem sido um fator importante no projeto de sistemas embarcados modernos voltados à produção em larga escala. Este problema tem direcionado grandes esforços em projetos de processadores que se utilizam de um conjunto de instruções com formato de tamanho reduzido (ex. ARM Thumb e MIPS16) ou que sejam capazes de executarem códigos comprimidos (ex. CCRP, CodePack, etc). Muitos dos trabalhos publicados na literatura têm sido realizados para arquiteturas RISC. Este trabalho propôe um algoritmo de compressão de programas e uma máquina de descompressão para arquiteturas RISC e DSP. O algoritmo utiliza como símbolos para a compressão as árvores de expressão do programa. Resultados experimentais, baseados em programas do SPECInt95 executando em processador MIPS R4000, mostraram uma razão de compressão média, para os programas, de 27,2% e uma razão de compressão de 60,7% quando a área ocupada pela máquina de descompressão é considerada. Resultados experimentais para programas típicos de aplicações para DSPs, executando em um processador TMS320C25, mostraram uma razão de compressão média, para os programas, de 28% e de 75% quando a área da máquina de descompressão é considerada. As máquinas de descompressão foram sintetizadas usando-se bibliotecas standard cell da AMS, para a tecnologia CMOS de 0,6 11m e 5 volts. Simulações da máquina de descompressão mostraram uma freqüência mínima de operação de 90MHz (R4000) e de 130MHz (TMS320C25) / Abstract: Reducing program size has become an important goal in the design of modern embedded systems targeted to mass production. This problem has driven a number of efforts aimed at designing processors with shorter instruction formats (e.g. ARM Thumb and MIPS16), or that are able to execute compressed code (e.g. CCRP, CodePack, etc). Much of the published work has been directed towards RISC architectures. This work proposes acode compression algorithm and a decompression engine for embedded RISC and DSP architectures. In the algorithm, the encoded symbols are the program expression trees. Experimental results, based on SPEClnt95 programs running on the MIPS R4000, reveal an average compression ratio of 27.2% to the programs and 60.7% if the area of the decompression engine is considered. Experimental results for typical DSP programs running on the TMS320C25 processor reveal an average compression ratio of 28% to the programs and 75% if the area of the decompression engine is considered. The decompression engines are synthesized using the AMS CMOS standard cell library and a 0.6 p,m 5 volts technology. Gate leveI simulation of the decompression engines reveals minimum operation frequencies of 90MHz (R4000) and 130MHz (TMS320C25) / Doutorado / Doutor em Ciência da Computação

Orientador: Mario Jino / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-15T00:27:01Z (GMT). No. of bitstreams: 1 Geus_PauloLiciode_M.pdf: 1691127 bytes, checksum: aef71a0657fedc22b59e437b8638c86b (MD5) Previous issue date: 1985 / Resumo: Este trabalho descreve. Modificações introduzidas sobre a arquitetura existente de um microcomputador modular para atender requisitos de novas aplicações propostas. Tais aplicações envolvem aquisição de dados e processamento em tempo rea1 , além do gerenciamento de um grande número de interfaces de comunicação série. O objetivo procurado foi a obtenção de um sistema com baixo tempo de resposta a eventos assíncronos, otimização do fluxo de dados e boa taxa de processamento, dentro das limitações de gerenciamento de memória implícitas à CPU"de 8 bits utilizada. As principais modificações de hardware introduzidas são: uma unidade de gerenciamento de memória. com página.s de 4 Kbytes é 64 contextos de paginação residentes; um esquema de interrupções vetorizadas (família Z80) para a identificação automática de até 128 eventos diferentes; um controlador de DMA dispondo de 11 canais independentes com acesso ao espaço total de 1 Mbyte do microcomputador. / Abstract: This work describes enhancements made over the existing architecture of a modular microcomputer to support the requirements of proposed new applications. Such applications involve data aquisition and real-time processing, as well as the management of several serial communication interfaces. The desired goal was to get a system with low response time to asynchronous events, optimized data flow and good throughput, within the memory management limitations implied by the use of an 8 bit CPU. The main hardware alterations are: a memory-management unit with 4K byte pages and 54 resident pagination contexts; a vectorized interrupt scheme (Z80 family) for automatic identification of up to 128 different events; a DMA controller supporting 11 independent channels, with access to the full 1 Mbyte space of the microcomputer. / Mestrado / Mestre em Engenharia Elétrica

[pt] A proliferação de arquiteturas paralelas torna cada vez mais necessário o desenvolvimento de métodos e a construção de ferramentas que utilizem estes métodos na análise / predição do desempenho de aplicações (programas) executadas em arquiteturas existentes ou em fase de projeto. Uma classe muito importante de arquiteturas paralelas é a das arquiteturas multiprocessadas. Essa classe permite explorar o paralelismo existente dentro do código dos programas: os programas são divididos em unidades menores (tarefas) que são executadas concorrentemente nos diversos processadores da arquitetura. Esta dissertação apresenta uma ferramenta - Tootisys - para modelagem de arquiteturas multiprocessadas onde os processadores compartilham uma memória global e onde diversos programas são executados ao mesmo tempo. Os programas são restritos ao tipo CPU-bound e são representados através de grafos de tarefas acíclicos e dirigidos. A arquitetura é descrita através dos tempos característicos dos seus processadores e através de uma função que fornece retardo no acesso à memória global. Tootisys permite modelar sistemas que apresentam disputa por processador tanto a nível de tarefas quanto a nível de programas e sistemas onde tarefas múltiplas podem ser executadas simultaneamente em cada processador. O algoritmo utilizado por Tootistys na análise de desempenho de um sistema concorrente é iterativo. Este algoritmo monstrou-se bastante eficiente em termos computacionais tendo apresentado rápida convergência para valores finais em todos os casos analisados. Esta dissertação também apresenta o projeto e a implementação da interface gráfica do Tootisys. A interface construída é uma variação do tipo manipulação direta, possuindo ainda características de interfaces tipo seleção por menu. A interface obtida é eficiente, pouco sujeita a erros cometidos por usuários e fácil de usar, aprender e memorizar. Como esta interface foi implementada em C e segue o padrão X11, espera-se que Tootisys possa ser facilmente adaptado para executar em diversas máquinas. / [en] The proliferation of parallel architectures demands the development of methods and the construction of tools that use these methods in the performance analysis prediction of applications (programs) running in architectures which are already in use or still being designed. A very important class of parallel architecture is called multiprocessors. This class allows the exploration of the parallelism that exist within the program`s code: programs are partitioned into smaller units (tasks) that execute concurrently in the processors of the architecture. This dissertation presents a tool - Tootisys - for modeling multiprocessors where processors share a global memory and where several programs execute at the same time. Programs are restricted to be CPU-bound and are represented by direct acyclic task graphs. The architecture is described by the time parameters of its processors and by a function that gives the delay in the access to the global memory. Tootisys allows the modeling of system where processors are disputed by tasks or programs and where multiple tasks can execute at the same time in each professor. The algorithm used by tootisys in the analysis of a concurrent system is iterative. This algorithm has pointed out to very computationally efficient: it has rapidly converged to final values in all cases studied. This dissertation also presents the graphic interface project of Tootisys and its implementation. Tootisys’s interface is a king of direct manipulation. However, some characteristcs of menu selection interfaces can also be found in it. The designed interface is efficient and minimizes error possibilities. Furthermore, it is easy to use, to learn and to remember. Since this interface was implemented in C and follows the X11 satandard, it is expected that Tootisys can be easily modifield to run in several machines.

Orientador : Paulo Cesar Centoducatte / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-04T01:41:31Z (GMT). No. of bitstreams: 1 Renon_FelipeJoffreRomano_M.pdf: 5459463 bytes, checksum: a8a3d684c4df661c894269952c6c26a6 (MD5) Previous issue date: 2004 / Resumo: O desempenho de sistemas computacionais tem sido um requisito recorrente para um grande número de aplicações. Porém, nem sempre as soluções tradicionais para se melhorar o desempenho como por exemplo: o aumento na freqüência de operação dos processadores, a utilização de processamento paralelo etc, podem ser viáveis técnica ou economicamente, principalmente em se tratando de um sistema dedicado. Uma alternativa para a melhoria de desempenho em tais sistemas é a identificação dos trechos da aplicação que são executados de forma pouco eficientes por software e implementá-los diretamente em hardware. Os candidatos naturais para esta abordagem são os laços interiores, que normalmente são pequenos e responsáveis por grande parte do tempo de execução e, que quando implementados em hardware, não fazem uso de uma grande área de silício. Neste trabalho propomos um co-processador reconfigurável, mapeado em memória, denominado Co-processador Reconfigurável Dinamicamente (CRD), capaz de executar trechos de códigos pouco eficientes em software, tais como laços internos (kernels), diretamente em hardware. Com o intuito de reduzir a área ocupada pelo co-processador, diminuindo desta forma o custo do sistema, o CRD é dotado de uma unidade de reprogramação, que permite reutilizar os recursos disponíveis para implementar diferentes trechos de programa em hardware em uma mesma instância de execução. Os trechos de programas escolhidos para serem executados diretamente em hardware (no CRD) são aqueles responsáveis pela maior parte do tempo de execução do programa como um todo. O uso desta técnica mostrou um ganho total, no tempo de execução dos programas do benchmark DSPStone de até 20 vezes / Abstract: Performance has beem a current requirement for a great number of applications. However, in some cases, the traditional solutions to improve performance, like: increase frequency of processor's operation, parallel processing etc, can be applied, or to be viable economically, when the improvement object is a embedded system. An alternative solution that can be adopted is to identify the blocks in source code inefficient when implemented in software and to implement them in the hardware directly. Natural candidates are the inner loops, thats normally are small and responsible for great parte of the execution time and that implemented in the hardware doesn't use great silicon area. In this work we propose a reconfigurable coprocessor system mapped in memory called CRD, capable to execute inefficient codes in software, such as internal loops (kernels), directly in the hardware. With intention to reduce the filled area for the ASIC, reducing by this way the price of the system, it has a reprogrammable unit inside of this, destined to fill the lack of memory that is not being more used for a hardware instruction, for other that it will be used in the future. The parts of chosen programs to be executed in the hardware are those responsible ones mostly of the time of program execution. The use of this technique shows a total speedup of up to 20 times, in the execution time of the DSPstone benchmark programs / Mestrado / Engenharia de Computação / Mestre em Computação

Orientador: Arthur João Catto / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Ciencia da Computação / Made available in DSpace on 2018-07-19T02:28:34Z (GMT). No. of bitstreams: 1 Kamienski_CarlosAlberto_M.pdf: 3019895 bytes, checksum: e04af56f49a002f0ae6e47cf4a270778 (MD5) Previous issue date: 1994 / Resumo: Esta tese apresenta um estudo detalhado sobre o armazenamento de resultados (dados utilizados no processamento) em uma arquitetura de fluxo de dados. Ele segue uma forte tendência atual no sentido de unir as melhores características dos modelos Von Neumann e de fluxo de dados em uma arquitetura híbrida. Propõe-se a arquitetura da MX, uma máquina de fluxo de dados que incorpora mecanismos de gerenciamento explícito de memória (memória compartilhada dividida em módulos entrelaçados) e execução seqüencial de instruções. Mostra-se que esta arquitetura constitui uma plataforma adequada para a realização de testes de desempenho no sistema de memória / Abstract: This thesis presents a detailed study on result (data used in processing) storage in a data flow architecture. It follows a strong current tendency towards hibrid architectures which incorporate the best characteristics of the von Neu­mann and data flow computational models. The MX architecture is proposed, a data flow machine which incorporates mechanisms for the explicit management of a shared memory partioned in interleaved modules and for sequential instruction execution. It is shown that such an architecture constitutes an adequate platform for performance testing of the memory system / Mestrado / Mestre em Ciência da Computação

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico / Made available in DSpace on 2012-10-18T18:56:22Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-09T04:31:17Z : No. of bitstreams: 1 177491.pdf: 7142788 bytes, checksum: e40954b2aae4c3d0ca10a211dd1a2366 (MD5) / Este trabalho apresenta um estudo de plataformas para o desenvolvimento de aplicações distribuídas,em particular as arquiteturas CORBA e DCOM. O objetivo perseguido neste estudo é a realização de um aplicativo sobre ambas arquiteturas, visando observar os seus desenvolvimentos diante de uma situação real

Made available in DSpace on 2015-04-14T14:49:04Z (GMT). No. of bitstreams: 1 409723.pdf: 1712848 bytes, checksum: 000c7fa44ec53b2d15786685a9544bc3 (MD5) Previous issue date: 2009-01-16 / Na Geof?sica, a subdivis?o apropriada de uma regi?o em segmentos ? extremamente importante. O ICTM (Interval Categorizer Tesselation Model) ? uma aplica??o capaz de categorizar regi?es geogr?ficas utilizando informa??es extra?das de imagens de sat?lite. O processo de categoriza??o de grandes regi?es ? considerado um problema computacionalmente intensivo, o que justifica a proposta e desenvolvimento de solu??es paralelas com intuito de aumentar sua aplicabilidade. Recentes avan?os em arquiteturas multiprocessadas caminham em dire??o a arquiteturas do tipo NUMA (Non-uniform Memory Access), as quais combinam a efici?ncia e escalabilidade das m?quinas MPP (Massively Parallel Processing) com a facilidade de programa??o das m?quinas SMP (Symmetric Multiprocessors). Neste trabalho, ? apresentada a NUMA-ICTM: uma solu??o paralela do ICTM para m?quinas NUMA explorando estrat?gias de aloca??o de mem?ria. Primeiramente, o ICTM ? paralelizado utilizando-se somente OpenMP. Posteriormente, esta solu??o ? otimizada utilizando-se a interfade MAI (Memory Affinity Interface), a qual proporciona um melhor controle sobre a aloca??o de dados em mem?ria em m?quinas NUMA. Os resultados mostram que esta otimiza??o permite importantes ganhos de desempenho sobre a solu??o paralela que utiliza somente OpenMP

Made available in DSpace on 2015-04-14T14:49:15Z (GMT). No. of bitstreams: 1 419091.pdf: 1710212 bytes, checksum: fb252592a2b3a6d343bfe2c68ca40c20 (MD5) Previous issue date: 2008-12-30 / A computa??o pervasiva possibilita uma s?rie de aplica??es na qual o usu?rio n?o precisa se preocupar com o sistema computacional e passa a se focar na sua tarefa fim, ou at? mesmo deixar de se preocupar com tarefas secund?rias e se concentrar em uma tarefa principal. Esta mudan?a ? mais um passo em dire??o ao conceito de Computa??o Ub?qua (Ubiquitous/Pervasive Computing) introduzido por Mark Weiser [WEI91]. Weiser prop?e, assim, uma integra??o cont?nua entre ambiente e tecnologia na tarefa de auxiliar os usu?rios nas suas mais variadas atividades cotidianas. Entretanto, existe uma s?rie de requisitos a serem analisados e verificados na elabora??o de projetos de computa??o pervasiva. O desenvolvimento da computa??o pervasiva tornar? os dispositivos eletr?nicos repletos de funcionalidades computacionais que ser?o capazes de reconhecer e responder ?s necessidades contextuais e individuais de cada pessoa. Por exemplo, em uma sala de aula, os alunos se adaptariam ao contexto do professor, (disciplina e do conte?do), assim que o mesmo entrar na sala. Para essa situa??o tornar-se realidade, uma caracter?stica importante desse tipo de aplica??o ? a capacidade de reconhecer o contexto do usu?rio de forma mais transparente poss?vel, tornando os dispositivos eletr?nicos do ambientes ainda menos percept?veis para o usu?rio. Este ambiente computacional pervasivo consiste de uma grande variedade de nodos de diversos tipos: m?veis e fixos, aplica??es e servi?os interconectados. Neste caso, computa??o pervasiva tamb?m ? sin?nimo de conectividade pervasiva, e reflete uma computa??o altamente din?mica e distribu?da. Hoje, a concentra??o das pesquisas est? em disponibilizar tecnologias chave, para suportar este novo ambiente computacional. Dentro dessas necessidades, este trabalho apresenta um modelo gerenciador de descoberta de servi?os pervasivos (MgDsP) para utiliza??o em aplica??es m?veis, sens?veis ao contexto.

Made available in DSpace on 2015-04-14T14:49:18Z (GMT). No. of bitstreams: 1 419188.pdf: 2389705 bytes, checksum: 7142723f44a1f3c5a063142bb2c8760b (MD5) Previous issue date: 2008-03-04 / Para atender a uma cresente demanda por desempenho de processamento, o projeto de sistemas embarcados inclui a utiliza??o de diversos processadores al?m de infra-estruturas de comunica??o complexas (por exemplo, barramentos hier?rquicos e redes intra-chip). H? uma crescente demanda por um n?mero cada vez maior de funcionalidades contidas em um ?nico sistema. Neste cen?rio, quest?es relacionadas a estimativas de consumo de energia ganham import?ncia no projeto de sistemas eletr?nicos embarcados. Dessa forma, o fluxo de projeto de sistemas embarcados multi-processados necessita de ferramentas para a gera??o de estimativas de desempenho e consumo de energia durante todo o ciclo de desenvolvimento, de forma a verificar se o caminho de constru??o do projeto condiz com a especifica??o do mesmo. O desempenho, assim como o consumo de energia de um determinado sistema precisam ser avaliadados o mais cedo poss?vel no fluxo de projeto. M?todos anal?ticos s?o propostos para que estimativas de desempenho e de consumo de energia possam ser realizadas de maneira r?pida, evitando tempos proibitivos de simula??o. Nos m?todos anal?ticos o sistema ? modelado como uma s?rie de propriedades e modelos abstratos s?o utilizados para o c?lculo do desempenho do sistema. Apesar de m?todos anal?ticos serem mais r?pidos que m?todos baseados em simula??o a modelagem do sistema ? mais complexa. Al?m disso, devido ao alto n?vel de abstra??o em que o sistema ? representado, seu uso em sistemas grandes e complexos se torna invi?vel devido a explos?o de estados necess?rios para a representa??o sist?mica destes, que ? o caso de recentes projetos de sistemas embarcados. Dessa forma, melhorias nos m?todos baseados em simula??o tornam-se bastante pertinentes, e um estudo dessa ?rea ? apresentado nesse trabalho.

Made available in DSpace on 2015-04-14T14:49:26Z (GMT). No. of bitstreams: 1 425483.pdf: 1217247 bytes, checksum: 2d1bad79b7e96a9d75748adf3146bedd (MD5) Previous issue date: 2010-03-22 / Sistemas de din?mica molecular s?o definidos pela posi??o e energia das part?culas que o comp?e, assim como pelas intera??es entre estas. Tais sistemas podem ser simu-lados atrav?s de m?todos matem?ticos como o c?lculo de for?as eletrost?ticas baseadas na Lei de Coulomb. Computar os estados atrav?s dos quais um sistema destes evolui, avaliando a intera??o de cada part?cula, ? tarefa computacionalmente dispendiosa, mes-mo para um n?mero pequeno de part?culas. Portanto, podem-se obter benef?cios ao se aplicar t?cnicas espec?ficas para acelerar tais computa??es. Enquanto alguns estudos prop?em o uso de algoritmos diferenciados, existem os que empregam processadores especiais ou hardware personalizado, a t?cnica abordada nesta Disserta??o. Descreve-se aqui o projeto e a prototipa??o de uma arquitetura de hardware com potencial para acelerar uma aplica??o que computa for?as eletrost?ticas entre part?culas n?o ligadas. D?-se ?nfase especificamente aos aspectos da integra??o entre o hardware e a aplica??o-alvo empregada neste projeto, o programa PMEMD (Particle Mesh Ewald Molecular Dynamics), parte da plataforma AMBER (Assisted Model Building with Energy Refinement). Os c?lculos mais onerosos deste programa foram identificados e movidos para uma implementa??o de hardware em FPGA, criando um co-processador espec?fico o PMEMD-HW. A escolha de um hardware reconfigur?vel se deve, entre outros motivos, ? facilidade de fazer evoluir o processo de projeto e obter a acelera??o almejada. A principal contribui??o deste trabalho ? o dom?nio da tecnologia de uso de co-processadores de hardware para acelerar aplica??es nas ?reas de Biologia e Biof?sica. Um prot?tipo funcional est? dispon?vel, utilizando uma plataforma comercial de prototipa-??o de hardware. Esta prova de conceito demonstra a viabilidade de usar com sucesso as t?cnicas desenvolvidas.