Orientador: Sandro Rigo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-17T08:17:12Z (GMT). No. of bitstreams: 1 Vieira_CristiannoMartins_M.pdf: 1981128 bytes, checksum: 5af9a00808029ad96cd8d02e569b1cda (MD5) Previous issue date: 2010 / Resumo: Embora muitos programas possuam uma forma regular de paralelismo, que pode ser expressa em termos de laços paralelos, muitos exemplos importantes não a possuem. Loop skewing é uma transformação que remodela o espaço de iteração dos laços para que seja possível expressar o paralelismo implícito através de laços paralelos. Como consequência da complexidade em se modificar o espaço de iteração dos laços, e de possíveis problemas causados por transformações deste tipo - como o possível aumento na taxa de miss em caches -, no geral, elas não são largamente utilizadas. Neste projeto, implementamos a transformação loop skewing sobre o compilador da linguagem C presente no GCC (GNU Compiler Collection), de forma a permitir a assistência pelo programador. Utilizamos a ferramenta Graphite como base para a implementação da otimização, apenas representando-a como uma transformação afim sobre um objeto matemático multidimensional chamado polítopo. Mostramos, através de um estudo detalhado sobre o modelo matemático denominado modelo politópico, que laços com estruturas específicas - perfeitamente aninhados, com limites e acesso á memória descritos por funções afins - poderiam ser representados como polítopos, e que transformações aplicadas a estes seriam espelhadas no código gerado a partir desses polítopos. Dessa forma, qualquer transformação que possa ser estruturada como uma transformação afim sobre um polítopo, poderá ser implementada. Mostramos, ainda, durante a análise de desempenho, que transformações deste tipo são viáveis e, apesar de algumas limitações impostas pela infraestrutura do GCC, aumentam relativamente o desempenho das aplicações compiladas com ela - obtivemos um ganho máximo de aproximadamente 115% para o uso de quatro threads em uma das aplicações executadas. Verificamos o impacto do uso de programas já paralelizados manualmente sobre a plataforma, e obtivemos um ganho máximo de 11% nesses casos, mostrando que ainda aplicações paralelizadas podem conter paralelismo implícito / Abstract: Although many programs present a regular form of parallelism, which can be expressed as parallel loops, many important examples do not. Loop skewing is a transformation that reorganizes the iteration space of loops to make it possible to expose the implicit parallelism through parallel loops. In general, as a consequence of the complexity in modifying the iteration space of loops, and possible problems caused by such changes - such as the possibility of increasing the miss rate in caches -, they are not widely used. In this work, the loop skewing transformation was implemented on GCC's C compiler (GNU Compiler Collection), allowing programmer's assistance. Graphite provides us a basis for implementation of the optimization, just representing it as an a_ne transformation on a multidimensional mathematical object called polytope. We show, through a detailed study about the mathematical model called polytope model, that for a very restricted loop structure - perfectly nested, with limits and memory accesses described by a_ne functions - could be represented as polytopes, and transformations applied to these would be carried by the code generated from these polytope. Thus, any transformation that could be structured as an a_ne transformation on a polytope, could be added. We also show, by means of performance analysis, that this type of transformation is feasible and, despite some limitations imposed by the still under development GCC's infrastructure for auto-parallelization, fairly increases the performance of some applications compiled with it - we achived a maximum of about 115% using four threads with one of the applications. We also veriéd the impact of using manually parallelized programs on this platform, and achieved a maximum gain of 11% in these cases, showing that even parallel applications may have implicit parallelism / Mestrado / Ciência da Computação / Mestre em Ciência da Computação

Orientadores: Leo Pini Magalhães e Paulo Cesar Bezerra / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T02:55:38Z (GMT). No. of bitstreams: 1 Oliveira_JoseRaimundode_D.pdf: 16658158 bytes, checksum: 56e9ba0ca8cbfffaa30deeee0850c813 (MD5) Previous issue date: 1995 / Resumo: Sistemas de Computadores dedicados a Computação de Imagem tem sido o alvo de diversos trabalhos de pesquisa e desenvolvimento em universidades e indústrias por todo o mundo. A maior parte dos trabalhos disponíveis na literatura visa a implementação de algoritmos específicos em circuitos dedicados em VLSI. Neste trabalho evitou-se o desenvolvimento de uma arquitetura muito rígida, presa a um único algoritmo. No lugar disto, procurou-se integrar numa bancada uma memória de quadro ligada a um sistema de interconexão de multiprocessadores, chamada de VAM (Via de Acessos Múltiplos). A VAM permite a interligação de processadores elementares (PE) de um arranjo de processamento que trata de forma paralela todas as tarefas de um sistema de computação de imagem. Cada PE pode implementar as suas tarefas por software, por firmware ou mesmo por hardware dedicado. Trata-se, portanto, de uma bancada para experimentos que permite o desenvolvimento de atividades de pesquisa em arquitetura de computadores, em circuitos VLSI dedicados, interconexão de multiprocessadores, software básico e de aplicação em computação de imagem. Para o desenvolvimento deste trabalho foram necessários estudos nas áreas de síntese de imagem, de circuitos de exibição e na área de arquiteturas aplicadas à computação de imagem. Estes estudos foram baseados num amplo levantamento bibliográfico. Com base nestes estudos, foi proposta uma especificação da bancada. Em cima desta especificação foram estudados exemplos de aplicação da bancada. Para este projeto foram utilizados recursos de engenharia concorrente disponíveis na Faculdade de Engenharia Elétrica da Universidade Estadual de Campinas / Abstract: Computer systems dedicated to Image Processing, Computer Graphics and Computer Vision have been the subject of several research and development works at universities and industries alI over the world. Most of these works describes specific VLSI implementations of algorithms. This work purposely avoids the development of an architecture restricted to a single algorithm. Instead, we integrate a frame buffer connected to a multiprocessor interconnection structure referred as VAM (this acronym comes from the portuguese denomination: "Via de Acessos Múltiplos" - Multiple Access Bus). A VAM alIows the interconnection of processing elements (PE) that can execute in paralIel an image algorithm. Each PE can implement its tasks by software, by firmware, or by dedicated hardware. This architecture works as an experimental workbench that alIows research and development in computer architecture, multiprocessor interconnection, application specific VLSI IC and software. The features of the proposed VAM have been specified as a result from a large library search for references on image synthesis, display circuits and computer graphic specific architectures. AIso based on this search, we discuss two examples of applications of VAM to specific problems. This design was developed using facilities of Concurrent Engineering available in Faculdade de Engenharia Elétrica, Universidade Estadual de Campinas, Brazil / Doutorado / Automação / Doutor em Engenharia Elétrica

Orientador: Mario Lucio Cortes / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-07-22T02:12:05Z (GMT). No. of bitstreams: 1 Adario_AlexandroMagnodosSantos_M.pdf: 12173429 bytes, checksum: 7ec475633b793722074b6ede4d259d0c (MD5) Previous issue date: 1997 / Resumo: Este trabalho propõe uma metodologia de projeto de circuitos digitais envolvendo o uso do modelamento comportamental e síntese de alto nível visando o mapeamento tecnológico em componentes reprogramáveis do tipo FPGA. Apresenta uma arquitetura de processador de vizinhança aplicada a imagens digitais e os resultados de sua simulação e da implementação utilizando a metodologia apresentada. Os objetivos principais do trabalho são a validação da metodologia, fazendo um estudo das limitações das ferramentas envolvidas no ciclo de projeto e o impacto na concepção e implementação dos modelos. Também são apresentadas novas contribuições ao modelo da arquitetura proposta. / Abstract: This work proposes a digital circuit design methodology using behavioral modelling and high-level synthesis for technological mapping in FPGA devices. Also, this work introduces an archictecture for neighboorhood processors for digital image applications and the results of its simulation and implementation using the proposed methodology. The main goals of the work are validation of the methodology, including a study on the limitations of the tools used in the design cycle and its impact on model design and implementation. New enhancements to the proposed architecture are also presented. / Mestrado / Mestre em Ciência da Computação

Orientador: Jacques Wainer / Dissertação (mestrado) - Universidade Estadual de Campinas. Instituto de Computação / Made available in DSpace on 2018-07-27T07:04:47Z (GMT). No. of bitstreams: 1 SilvaFilho_RobertoSilveira_M.pdf: 6864220 bytes, checksum: 27efcf24b2e7353ff521285485a26b37 (MD5) Previous issue date: 2000 / Resumo: Sistemas de Gerenciamento de Workflow (SGWFs) tradicionais possuem uma limitação intrÚ1 seca de escalabilidade, o servidor central, que representa um gargalo de desempenho e um único ponto de falhas em sistemas onde um grande número de casos simultâneos precisa ser executado. Com base nesta deficiência dos SGWFs tradicionais, é proposto o projeto e a especificação de uma arquitetura distribuída, utilizando as funcionalidades do ambiente aberto de distribuição CORBA, de forma a suportar, em primeiro lugar, os requisitos de escalabilidade, disponibilidade e confiabilidade dos SGWFs de larga escala. Esta arquitetura utiliza a idéia de casos (instâncias de processos) móveis que migram pelos nós do sistema, seguindo o plano do processo, conforme as atividades do workflow são realizadas. A arquitetura é estendida de maneira a satisfazer outros requisitos de SGWFs de larga escala como segurança, recuperação de falhas, interoperabilidade, segurança e outros. Questões relacionadas ao mapeamento desta arquitetura para CORBA e sua implementação são discutidas, juntamente com suas limitações, vantagens e decisões de projeto. Foi realizada a análise dos custos de migração, configuração e criação dos agentes móveis da arquitetura. Testes de desempenho, envolvendo configurações totalmente centralizadas e distribuídas foram definidos e realizados. Nestes testes, configurações distribuídas tiveram maior desempenho que as centralizadas para instâncias envolvendo a execução simultânea de mais de 5 casos concorrentes / Abstract: Standard client-server workflow management systems have an intrinsic scalability limitation, the centralized server, which represents a bottleneck for large-scale applications. This server also is a single-failure point that may disable the whole system. In this work, it is proposed a fully distributed architecture for workflow management systems. It is based on the idea that the case (an instance of the process) migrates from host to host, following a process definition, while the case corresponding activities are executed. This basic architecture is improved so that other requirements for Workflow Management Systems, such as fault tolerance, monitoring, interoperability, security and others, are also contemplated. A CORBA-based implementation of such architecture is discussed, with its limitations, advantages and project decisions described. The mobile agent migration, creation and configuration costs were computed. Performance tests, ranging from full centralization to distribution, were defined and performed. In these tests, the distributed configuration performed better than the centralized configuration for instances with more than 5 concurrent cases / Mestrado / Mestre em Ciência da Computação

Orientador: Guido Costa Souza de Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-15T06:48:19Z (GMT). No. of bitstreams: 1 Amaral_LeonardoScanferla_M.pdf: 1304448 bytes, checksum: 9224f9cf24023aba78008af39e3c35bc (MD5) Previous issue date: 2009 / Resumo: A Criptografia Baseada em Identidades vem sendo cada vez mais aceita como uma alternativa à criptografia assimétrica em alguns cenários. O cálculo eficiente de emparelhamentos sobre curvas elípticas é imprescindível para o desempenho dos sistemas de Criptografia Baseada em Identidades. Nesse trabalho apresentaremos um estudo comparativo entre diferentes técnicas de implementação em hardware da aritmética em F3m para o cálculo do emparelhamento ^t, em uma plataforma de baixo custo. Nossa implementação hardware/software utiliza o processador Nios II da Altera como plataforma. Através de um mapeamento da execução do emparelhamento foram identificadas as operações aritméticas que consomem mais tempo durante o cálculo do emparelhamento; essas operações foram então implementadas como instruções/módulos especializadas em FPGA e adicionadas ao processador. Em seguida, o processador especializado foi sintetizado em FPGA e o software da aplicação de emparelhamento foi modificado para utilizar as novas instruções especializadas para o emparelhamento. Experimentos comprovam que um ganho considerável de desempenho é alcançado quando essa abordagem é comparada à abordagem de software inicial. Além disso, vamos mostrar que a abordagem Hardware/Software se mostra competitiva com relação a outras soluções / Abstract: Identity-Based Cryptography has been gradually accepted as an effective way of implementing asymmetric cryptography. The calculation of cryptographically-suitable pairings is crucial for the performance of pairing based protocols. In this work we present a comparative study of hardware implementation techniques for computing the r\T pairing over the finite field F3m using a low-cost platform based on then Altera Nios II processor. Using code profiling we identify critical field operations which concentrate most of the execution time; these operations were implemented as specialized FPGA instructions/modules and added to the processor. The specialized processor was synthesized and the application was tailored to the new hardware. Experimental results show that a considerable speedup can be achieved when compared to the baseline software-only approach. Moreover, we show that such Hardware/Software co-design approach is competitive with other solutions / Mestrado / Arquitetura e Sistemas de Computação / Mestre em Ciência da Computação

Orientadores: Guido Costa Souza de Araújo, Sandro Rigo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-22T12:10:10Z (GMT). No. of bitstreams: 1 Santos_FlaviadeOliveira_M.pdf: 1899166 bytes, checksum: 5f1ea70dfec475a34e56a6f493eda1aa (MD5) Previous issue date: 2013 / Resumo: Arquiteturas tradicionais para sistemas modernos consistem em SoCs com múltiplos processadores integrados em um único chip conhecidos como MPSoCs. A maioria dos IPs de um MPSoC são altamente configuráveis, cada um com uma complicada relação custo-benefício entre métricas como desempenho, área e consumo de energia, tornando o espaço de projeto de um MPSoC bastante amplo. Aliado a essa complexidade de projeto está o fato de que não é possível realizar a verificação de um MPSoC sem a aplicação em software e muito menos desenvolver o software sem modelos de hardware. Por isso é importante que os projetistas possam começar com modelos do sistema completo nos quais subsistemas possam ser independentemente substituídos por modelos refinados, de forma a haver uma validação contínua do sistema. Neste contexto, o conceito de plataforma virtual tem sido utilizado para desenvolvimento paralelo de hardware e software. Através de plataformas virtuais, projetistas podem analisar antecipadamente muitos problemas de projeto em um MPSoC, obtendo assim estimativas para consumo de energia, tráfego de barramento, uso de memória, eficiência dos periféricos e, principalmente, desempenho do sistema como um todo. Este projeto visa prover uma plataforma virtual em nível ESL chamada MediaBox. A MediaBox tem como mecanismo de interconexão uma NoC (Network-on-Chip) que introduz o conceito de rede na plataforma e possibilita a comunicação simultânea entre seus IPs. A plataforma desenvolvida possibilita a avaliação de desempenho de sistemas multimídia e sua execução facilita a produção de grandes quantidades de informação poupando tempo e esforço ao desenvolvedor. O estudo de caso realizado demonstra que a MediaBox é uma boa solução para simular aplicações multimídia e para análise de desempenho. Devido ao grande tráfego existente entre os IPs, o uso de uma NoC como meio de interconexão mostrou-se eficaz. A MediaBox possibilita o uso de diferentes configurações através de um arquivo de configuração e de um mapa de endereçamento que permitem explorar essas opções. Essa flexibilidade permite aos usuários conceber e testar diferentes arquiteturas através das quais pode ser estudado o comportamento e o desempenho de sistemas multiprocessados em um chip / Abstract: Traditional architectures for modern systems consist on SoCs with multiple processors integrated in a single chip known as MPSoCs. Most of the IPs in a MPSoC are highly configurable, each with a complicated trade-o_ between metrics such as performance, area and energy consumption making the design space of a MPSoC incredibly wide. Allied to this project complexity is the fact that it is not possible to perform verification of a MPSoC without the application in software and much less develop the software without hardware models. For this reason, it is important that designers start with complete system models in which subsystems may be independently replaced by refined models, so that there is a continuous system validation. In this context, the concept of a virtual platform has been used for parallel development of hardware and software. Through virtual platforms, designers are able to analyze in advance many design problems in a MPSoC, thus obtaining estimates for energy consumption, bus trafic, memory usage, peripherals efficiency and mainly performance of the system as a whole. This project aims to provide a virtual platform in ESL called MediaBox. The Media- Box interconnection mechanism is a NoC (Network-on-chip) that introduces the concept of a network inside a platform and enables simultaneous communication between its IPs. The developed platform enables multimedia systems performance evaluation and its execution facilitates the production of a large amount of information saving the developer's time and effort. The case study developed demonstrates that MediaBox is a good solution for simulating multimedia applications and for performance analysis. Due to the amount of traffic between the IPs, the use of a NoC as the interconnection mechanism proved to be effective. MediaBox enables the usage of different configurations through a configuration file and an address map that allows to explore these options. This _exibility allows the users to conceive and test different architectures through which the behavior and the performance of multiprocessor systems in a single chip can be studied / Mestrado / Ciência da Computação / Mestre em Ciência da Computação

Orientador : Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-01T12:52:13Z (GMT). No. of bitstreams: 1 Azevedo_RodolfoJardimde_D.pdf: 18616768 bytes, checksum: 99d078e8664f7791ae046a28a3108976 (MD5) Previous issue date: 2002 / Resumo: Projetos de sistemas dedicados modernos têm exigido cada vez mais memória de programa para incluir novas funcionalidades como interface com o usuário, suporte a novos componentes, etc. O aumento no tamanho dos programas tem feito com que a área ocupada pela memória em um circuito integrado moderno seja um dos fatores determinantes no seu custo final bem como um dos maiores responsáveis pelo consumo de potência nestes dispositivos. A compressão de código de programa vem sendo considerada como uma estratégia importante na minimização deste problema. Esta tese trata da compressão de programas para execução em sistemas dedicados baseados em arquiteturas RISC. Um amplo estudo demonstra que a utilização do método proposto neste trabalho, Instruction Based Compression (IBC), resulta em boas razões de compressão e implementações eficientes de descompressores. Para a arquitetura MIPS foi obtida a melhor razão de compressão (tamanho final do programa comprimido e do descompressor em relação ao programa original) conhecida (53,6%) utilizando como benchmark programas do SPEC CINT'95. Uma arquitetura pipelined para o descompressor é proposta e um protótipo foi implementado para o processador Leon (SPARC V8). Esta é a primeira implementação em hardware de um descompressor para a arquitetura SPARC, tendo produzido uma razão de compressão de 61,8% para o mesmo benchmark e uma queda de apenas 5,89% no desempenho médio do sistema / Abstract: The demand for program memory in embedded systems has grown considerably in recent years, as a result of the need to accommodate new system functionalities such as novel user interfaces, additional hardware devices, etc. The increase in program size has turned memory into the largest single factor in the total area and power dissipation of a modern System-on-a-Chíp (SoC). Program code compression has been considered recently a central technique in reducing the cost of memory in such systems. This thesis studies the code compression problem for RISC architectures. A thorough experimental study shows that the Instructíon Based Compressíon (IBC) technique proposed herein results in very good compression ratios and efficient decompressor engine implementations. For the MIPS architecture this approach results in the best compression ratio (size of the compressed program divided by the size of the original program) known in the literature (53.6%), when it is evaluated using the SPEC CINT'95 benchmark programs. A decompressor pipelined architecture was developed and prototyped for the Leon (SPARC V8) processor. This is the first implementation of a hardware decompressor on the SPARC architecture, having resulted in a 61.8% compression ratio for the same benchmark, at the expense of a fairly small performance overhead (5.89% on average) / Doutorado / Doutor em Ciência da Computação

Orientador : Maria Beatriz Felgar de Toledo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Cientifica / Made available in DSpace on 2018-08-02T17:22:26Z (GMT). No. of bitstreams: 1 Reinehr_LeonardoHartleben_M.pdf: 3481687 bytes, checksum: bac76e864b768b7f9bb31cf75f916440 (MD5) Previous issue date: 2002 / Resumo: Os Sistemas de Gerenciamento de Workftows (SG"WFs) tradicionais somente podem ser utilizados a partir de conexões permanentes, de alta velocidade e confiáveis. Essa é uma restrição que torna-se ainda mais severa ao considerarmos a crescente utilização da computação móvel e das redes sem fio, onde as conexões são instáveis e não permanentes. Nesta dissertação propomos o sistema WorkToDo, um SGWF para ambientes de comunicação sem fio. O WorkToDo permite que um usuário execute tarefas independentemente de sua localização e tipo de conexão, preservando a autonomia do computador móvel. Além disso, os usuários podem executar tarefas mesmo sem estarem conectados ao SGWF. Para oferecer essa flexibilidade de operação o sistema se baseia em mecanismos como trancamento de tarefas, atribuição de tarefas no momento da conexão dos usuários, armazenamento local de dados de tarefas e transferência antecipada de dados e aplicações para o computador móvel / Abstract: Traditional Workflow Management Systems (WFMS) may only be used from permanent, high-speed, trustworthy connections. This is a restriction that becomes even more severe with the increasing use of mobile computing and wireless networks, where connections are unstable and non-permanent. In this dissertation we propose the WorkToDo system, a WFMS for wireless communication environments. The WorkToDo allows a user to execute tasks independently from location and type of connection, preserving the autonomy of the mobile computer. Moreover, users can execute tasks even without being connected to the WFMS. In order to allow this operation flexibility, the system is based on mechanisms such as task locking, task assignment at user connection time, local storage of task data and anticipated transfer of data and applications to the mobile computer / Mestrado / Mestre em Ciência da Computação

Orientadores: Paulo Cesar Centoducatte, Rodolfo Jardim de Azevedo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Cientifica / Made available in DSpace on 2018-08-03T20:18:33Z (GMT). No. of bitstreams: 1 WanderleyNetto_EduardoBraulio_D.pdf: 1509383 bytes, checksum: 7f2b5d47609daeb50be111be056b2377 (MD5) Previous issue date: 2004 / Resumo: A compressão de códigos de programas representa uma alternativa para diminuição de área de silício usada na fabricação de chips para sistemas embarcados. Este requisito tem sido fortemente influenciado pela crescente funcionalidade, incluíndo aplicações em multimídia, exigida para os softwares que neles executam. Recentes estudos apresentam a compressão de código como alternativa também para melhorar o desempenho e reduzir o consumo de energia nestes sistemas. Este trabalho apresenta um novo método de compressão, o ComPacket, baseado em pequenos dicionários incompletos com um descompressor em hardware situado entre a cache e o processador (RISC), permitindo assim que a cache guarde o código comprimido e portanto possibilitando uma maior capacidade de armazenamento. Além disto, um novo paradigma de construção de dicionários é introduzido de tal forma a propiciar uma melhor exploração da tríade de requisitos área-desempenho-consumo de energia. Este paradigma baseia-se ao mesmo tempo em informações estatísticas obtidas de profiles dinâmico e estático do uso de instruções em um programa e por isto é denominado Multi-Profile. Foram realizados experimentos de uso de dicionários Multi-Profile em dois métodos de compressão de código: o Instruction Based Compression (IBC), desenvolvido anteriormente em nosso laboratório e o novo ComPacket. Para o IBC, a razão de compressão média varia entre 71% e 77% para um conjunto de aplicações retiradas das suites Mediabench e MiBench, enquanto o número de ciclos de clock usados para execução do código comprimido varia em média de 75% a 65% dos valores obtidos sem compressão. Usando o mesmo conjunto de aplicações e o ComPacket, a razão de compressão média varia entre 72% e 88%, o número de ciclos de clock chega a 52% do original para uma construção específica do dicionário e a redução no consumo de energia na cache de instruções chega a 46% do valor original (sem com pressão) / Abstract: Code compression is an approach to reduce the silicon area requirement to produce embedded systems chips. This requirement is stronlgy affected by the increasing functionality, including multimedia applications, required by the embedded softwares. Recently, some researches point out the code compression as an alternative to increase performance and reduce energy consumption. This work introduces a new code compression method, the ComPacket, based on small, incomplete dictionary and a new decompressor hardware which is located between the cache and the processor (RIS C), thus making the cache to keep compressed instructions augmenting its storage capacity. Moreover, a new paradigm to build dictionaries is introduced, such that a better exploration of area-performance-energy consumption trade-offs is achieved. This paradigm is based on both dynamic and static profiles informations at the same time, which led the name of Multi-Profile. We used this paradigm on two code compression scheme: the Instruction Based Compression (IBC), formerly developed in our Laboratory, and the new ComPacket. For the IBC, the average compression ratio varies from 71% to 77% for the benchmarks excerpted from Mediabench and MiBench suites, while a cycle count reduction of 75% to 65% were achieved (related to original uncompressed execution of the code). For the ComPacket, the average compression ratio varies from 72% to 88% and the cycle count reduction is as low as 52% for a special case of dicionary construction. The instruction cache energy reduction reaches 46% of the original / Doutorado / Doutor em Ciência da Computação

Orientadores: Rodolfo Jardim de Azevedo, Guido Costa Souza de Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Cientifica / Made available in DSpace on 2018-08-03T21:58:51Z (GMT). No. of bitstreams: 1 Castro_PauloEduardoFerreirade_M.pdf: 1132527 bytes, checksum: cfdb0daa4743be271190e616191a0f06 (MD5) Previous issue date: 2004 / Mestrado / Mestre em Matemática