Made available in DSpace on 2015-04-14T13:56:16Z (GMT). No. of bitstreams: 1 412872.pdf: 5822459 bytes, checksum: 92433e5505b06d2b251a2d0c943d8652 (MD5) Previous issue date: 2009-03-31 / Atualmente, grande parte dos equipamentos eletr?nicos utilizam circuitos s?ncronos que s?o controlados por um sinal de rel?gio (clock ) global. Este sinal estabelece o exato momento em que os registradores devem capturar os dados e assim, sincroniza as opera??es do sistema. Contudo, este tipo de circuito pode apresentar uma s?rie de problemas como, por exemplo, grande sensibilidade ao ru?do, al?m de apresentar altos ?ndices de emiss?o eletromagn?tica e por conseguinte, afetar outros circuitos vizinhos com este tipo de ru?do. Neste contexto, os circuitos ass?ncronos surgem como uma alternativa extremamente vi?vel e interessante no que diz respeito ao projeto de sistemas intrinsicamente mais robustos ao ru?do. Entretanto, o uso de circuitos ass?ncronos em larga escala ? nitidamente limitado pela maior complexidade de projeto e principalmente pela inexist?ncia de ferramentas CAD capazes de darem suporte a todas as fases de desenvolvimento dos mesmos e a necessidade de mudan?a de paradigmas por parte dos projetistas. Assim, o presente trabalho tem como principal objetivo comparar sistemas s?ncronos com ass?ncronos gerados a partir de uma dada t?cnica de dessincroniza??o de forma a estabelecer a robustez associada a cada um dos circuitos. Esta t?cnica de dessincroniza??o, desenvolvida em 2004 representa uma grande refer?ncia na ?rea de projeto de circuitos ass?ncronos. Ela ? baseada no uxo de projeto de circuitos s?ncronos e representa uma solu??o bastante simples, capaz de gerar circuitos ass?ncronos a partir de descri??es s?ncronas. Al?m disso, esta t?cnica pode ser implementada atrav?s do uso de ferramentas de CAD convencionais j? existentes no mercado. Finalmente, para validar a t?cnica de dessincroniza??o acima mencionada, foram realizados v?rios experimentos de inje??o de falhas atrav?s do uso de interfer?ncia eletromagn ?tica (EMI) irradiada e conduzida de acordo com as normas IEC 62.132-2 e IEC 61.004-29. A plataforma de ensaios utilizada foi projetada e desenvolvida pela equipe do Laborat?rio SiSC (Sistemas, Sinais e Computa??o) da PUCRS. Sobre esta plataforma, uma placa SMD com seis camadas contendo v?rios FPGAs e l?gica de controle, duas vers?es distintas do processador (softcore) DLX foram mapeadas em FPGA e o programa aplicativo carregado em mem?ria BRAM. A an?lise dos resultados obtidos durante os experimentos de inje??o de falhas indica que a t?cnica proposta ? capaz de gerar e cientemente circuitos ass?ncronos e que estes, quando expostos a EMI, s?o sem d?vida mais robustos do que os circuitos s?ncronos.

Made available in DSpace on 2015-04-14T13:56:21Z (GMT). No. of bitstreams: 1 433276.pdf: 19761233 bytes, checksum: ae3d3981f10d3a7c7e8d6e45d188364c (MD5) Previous issue date: 2011-03-24 / Atualmente, sistemas eletr?nicos embarcados (System-on-Chip -SoC) s?o cada vez mais populares, com custos cada vez menores e performance cada vez mais elevada usados em aplica??es cr?ticas. Por esta raz?o, ? necess?rio que estes sistemas sejam extremamente confi?veis e robustos. Observa-se que a grande maioria dos SoCs utilizados atualmente faz uso do paradigma s?ncrono, o qual se baseia em um sinal de rel?gio global para sincronizar todo o circuito. Por?m, ? importante salientar que essa arquitetura apresenta s?rios problemas relacionados ? compatibilidade eletromagn?tica(Electromagnetic Compatibility - EMC), tanto no que tange ? emiss?o quanto ? susceptibilidade. Neste contexto, circuitos ass?ncronos representam uma alternativa extremamente vi?vel capaz de aminizar e at? mesmo solucionar tais problemas de EMC, pois circuitos ass?ncronos tendem intrinsecamente a serem mais robustos ao ru?do magn?tico. A grande dificuldade frente ao paradigma ass?ncrono esta fundamentada ao fato de que projetistas n?o est?o preparados para essa mudan?a de paradigma bem como uma car?ncia de ferramentas de CAD voltadas para o desenvolvimento deste tipo de circuito no mercado. Assim, esta disserta??o de mestrado visa propor uma metodologia de projeto de circuitos ass?ncronos que correlacione o tipo de ru?do eletromagn?tico existente no meio onde o circuito ser? operado com a confiabilidade esperada para o mesmo. Basicamente, este objetivo ? alcan?ado atrav?s do aumento progressivo dos atrasos da l?gica de controle dos circuitos de hamdshaking entre est?gios de um circuito pipeline ass?ncronos. Ao final, este trabalho apresenta resultados de experimentos pr?ticos realizados para validar a metodologia proposta atrav?s da inje??o de ru?do conduzido nas linhas de alimenta??o (Power Supply Disturbances - PSD) de diferentes vers?es do circuitos ass?ncrono adotado como estudo-de-caso. Os experimentos pr?ticos foram realizados de acordo com o Standard internacional IEC 61.00-4-29, que define par?metros para a gera??o de ru?do nas linhas de alimenta??o de circuitos e sistemas eletr?nicos integrados

Made available in DSpace on 2015-04-14T14:49:03Z (GMT). No. of bitstreams: 1 408676.pdf: 1863954 bytes, checksum: 7f026fbfa1bbb9480c40be1e092502f8 (MD5) Previous issue date: 2008-02-19 / Devido ? evolu??o das tecnologias submicr?nicas, hoje ? poss?vel o desenvolvimento de sistemas cada vez mais complexos dentro de um chip. Entretanto, esta evolu??o est? inviabilizando algumas pr?ticas de projeto tradicionais. O uso de comunica??o intrachip multiponto, exemplificada por arquiteturas de barramento, e o desenvolvimento de sistemas completamente s?ncronos s?o exemplos destas pr?ticas. Adicionalmente, a dissipa??o de pot?ncia est? se tornando uma das principais restri??es de projeto devido, por exemplo, ao aumento do uso e relev?ncia de produtos baseados em baterias como PDAs, telefones celulares e computadores port?teis. Uma alternativa para superar estas pr?ticas de projeto que est?o perdendo viabilidade ? a utiliza??o de redes de comunica??o intrachip que d?em suporte ao desenvolvimento de sistemas globalmente ass?ncronos e localmente s?ncronos (GALS). Este trabalho tem como principal alvo o desenvolvimento de suporte para o projeto utilizando o paradigma GALS em FPGAs. FPGAs foram selecionados como arquitetura alvo porque dispositivos comerciais atuais j? possuem parte da infra-estrutura para dar suporte a sistemas GALS, incluindo m?ltiplos dom?nios de rel?gio em um ?nico dispositivo. Tamb?m, FPGAs s?o dispositivos essenciais na etapa de verifica??o de projetos complexos que ser?o mais tarde sintetizados como circuitos integrados dedicados. Ao longo do trabalho, tr?s eixos de viabiliza??o de projeto GALS em FPGAs foram abordados, cada um gerando resultados pr?ticos. Primeiro, foi proposta e desenvolvida uma biblioteca de macro blocos para dar suporte ao projeto de dispositivos ass?ncronos em FPGAs de forma compacta e eficiente. Segundo, ap?s uma fase de compara??o de interfaces ass?ncronas sugeridas na literatura para FPGAs e ASICs, foi proposta e validada SCAFFI, uma fam?lia de interfaces ass?ncronas para comunica??o de m?dulos s?ncronos com rel?gios distintos. Terceiro, dois tipos de roteadores de redes intrachip com suporte para o projeto de sistemas GALS foram propostos e validados: Hermes GALS (Hermes-G) e Hermes GALS Low Power (Hermes-GLP). O roteador Hermes-GLP, al?m de dar suporte ao desenvolvimento de sistemas GALS, aproveita as caracter?sticas desse estilo de projeto para reduzir a dissipa??o de pot?ncia nos roteadores. Isto se d? atrav?s do emprego de mecanismos de chaveamento de freq??ncia internamente ao roteador. Alguns circuitos foram usados como estudos de caso para validar as duas primeiras estruturas propostas, exemplos sendo um n?cleo de criptografia RSA e multiplicadores combinacionais e pipeline. A contribui??o mais importante deste trabalho foi a gera??o de uma infra-estrutura b?sica para projeto de sistemas GALS em FPGAs.

Made available in DSpace on 2015-04-14T14:49:47Z (GMT). No. of bitstreams: 1 439051.pdf: 3612588 bytes, checksum: b521a29595b0b62cb20c6ca3b96c8502 (MD5) Previous issue date: 2012-04-13 / As CMOS technology nodes scale dosn, nes problems a rise concerning the design of synchronous circuits and systems. This is due to tight constraints resulting from the use of a single signal to control a shole complex integrated circui t. Moreover, modern chips integrate shole systems that require a large amount of intellectual property cores, each sith specific requirements and design constraints. In this context, asynchronous design techniques present appealing solutions to help designers achieving efficient systems, as each core can be independently implemented and then employ asynchronous communication at the system level. Different sorks available in literature demonstrate that asynchronous circuits are sell suited for los poser, high speed and robust applications. Hose ver, these circuits are very difficult to be implemented, due to the lack of design automation tools and basic components. In this say, experiments sith asynchronous circuits are practica lly limited to full custom approaches. In order to help overcoming such limitations, the Author has been involved sith asynchronous circuits design for five years. This sork presents details o f part of this research sork, including the implementation of five non-synchronous netsork-on-c hip routers, a standard cell library sith over five hundred components for asynchronous circuits and a design flos proposed for such components / Com o avan?o de tecnologias CMOS, novos desafios surgem para o projeto de circuitos e sistemas s?ncronos. Isso se deve ao fato de que o uso de um ?nico sinal para controlar um circuito integrado complexo resulta em restri??es de projeto dif?ceis de serem atendidas. Al?m disso, chips atuais integram sistemas inteiros, que necessitam de uma grande quantidade de n?cleos de propriedades intelectual, cada um com necessidades e restri??es espec?ficas. Neste cen?rio, t?cnicas ass?ncronas de projeto representam solu??es interessantes para ajudar projetistas a obter sistemas eficientes, uma vez que cada n?cleo de propriedade intelectual pode ser projetado de forma independente e ent?o comunicar-se assincronamente, a n?vel de sistema. Diversos trabalhos dispon?veis na literatura demonstram que circuitos ass?ncronos s?o adequados para implementa??es que necessitem baixo consumo de pot?ncia, alto desempenho ou alta robustez. Entretanto, atualmente, ? muito dif?cil de projetar tais circuitos, dada a falta de ferramentas de automa??o e de bibliotecas de componentes b?sicos. Dessa forma, o uso de circuitos ass?ncronos ? praticamente limitado a abordagens full-custom. A fim de contribuir para a supera??o dessa barreira, o Autor est? envolvido na pesquisa de circuitos ass?ncronos h? cinco anos. Este trabalho apresenta detalhes de parte dessa pesquisa, incluindo a implementa??o de cinco roteadores de redes intra-chip n?o s?ncronos, uma biblioteca de c?lulas com mais de quinhentos componentes ass?ncronos e um fluxo de projeto proposto para o projeto de tais componentes

Made available in DSpace on 2015-04-14T14:49:55Z (GMT). No. of bitstreams: 1 444177.pdf: 1659305 bytes, checksum: bdead0d762530fe1980280cda19165e9 (MD5) Previous issue date: 2012-08-28 / In advanced deep submicron technologies, the aggressive scaling of the clock to increasingly higher frequencies has now terminated. At the circuit top level, global clocking is not feasible anymore, which has led to the popularization of the Globally Asynchronous Locally Synchronous paradigm for constructing complex system on chip devices, with local islands of clocked logic interconnected by asynchronous communication. By providing packet-based communication and scalable communication parallelism compared to traditional bus-based communication, asynchronous network- on-chip have recently shown their benefits compared to their synchronous counterparts to build future many-core architectures, in terms of both performance and power. One of the next challenges for such asynchronous communication architectures is reliability, in the form of robustness to single event effects, when under the impact of particles generated by ionizing radiation. This occurs because technology downscaling continuously increases the logic sensitivity of silicon devices to such effects. Contrary to what happens in synchronous circuits, delay variations induced by radiation usually have no impact on asynchronous quasi-delay insensitive (QDI) combinational logic blocks, but in case of storage logic, bit flips may corrupt the circuit state with no recovery solution, even when using asynchronous circuits. This work proposes a new set of hardening techniques against single event effects applicable to asynchronous networks-on-chip. It presents practical case studies of use for these techniques and evaluates them in close to real life situations. The obtained results show that the achieved increase in asynchronous network-on-chip robustness has the potential to leverage this communication architecture solution as the main choice for the next generations of complex silicon devices on advanced nodes technologies such as 32 nm, 28 nm, 20 nm and below / O aumento agressivo das frequ?ncias de opera??o de sinais de rel?gio em tecnologias submicr?nicas profundas chegou ao seu limite. O uso de rel?gios globais n?o ? mais vi?vel em tais tecnologias, o que fomenta a populariza??o do paradigma Globalmente Ass?ncrono, Localmente S?ncrono na constru??o de sistemas integrados complexos, onde se empregam ilhas s?ncronas de l?gica interconectadas atrav?s de comunica??o ass?ncrona. Redes intrachip ass?ncronas proveem um modelo de comunica??o baseado em troca de pacotes e paralelismo de comunica??o escal?vel quando comparado com arquiteturas de comunica??o tradicionais, como as baseadas em barramentos compartilhados. Devido a estas caracter?sticas, tal tipo de redes vem revelando benef?cios, quando comparadas com suas equivalentes s?ncronas, para construir as arquiteturas many-cores do futuro, e isto em termos de ambos, desempenho e dissipa??o de pot?ncia. Um dos pr?ximos desafios para as arquiteturas de comunica??o em quest?o ? a confiabilidade, na forma de robustez a efeitos de evento ?nico (em ingl?s, single event effects ou SEEs), quando o circuito sofre impactos de part?culas geradas por radia??o ionizante. Isto ocorre porque a diminui??o cont?nua das geometrias de dispositivos semicondutores em tecnologias sucessivas aumenta cada vez mais a sensibilidade destes a tais efeitos. Ao contr?rio do que ocorre em circuitos s?ncronos, varia??es de atraso induzidas por radia??o em geral n?o geram qualquer impacto, exceto por poss?veis perdas de desempenho, em circuitos l?gicos ass?ncronos constru?dos usando t?cnicas quase insens?veis a atrasos (em ingl?s quasi-delay insensitive ou QDI). Contudo, a invers?o de valores de bits em dispositivos de armazenamento pode corromper o estado do circuito sem poss?vel solu??o de recupera??o, mesmo no caso de ass?ncronos. Este trabalho prop?e um novo conjunto de t?cnicas aplic?veis a redes intrachip ass?ncronas, que visa o aumento de robustez contra efeitos de evento ?nico. Apresentam-se estudos de caso pr?ticos de tais t?cnicas e avaliam-se as mesmas em ambientes que simulam casos reais de uso. Os resultados obtidos mostram que o aumento de robustez alcan?ado sobre redes intrachip tem o potencial de tornar esta arquitetura de comunica??o a principal candidata para integrar as novas gera??es de dispositivos de sil?cio complexos constru?dos com o emprego de nodos tecnol?gicos avan?ados tais como 32 nm, 28 nm, 20 nm e abaixo

Made available in DSpace on 2015-04-14T14:50:19Z (GMT). No. of bitstreams: 1 467157.pdf: 3322264 bytes, checksum: 7b67b82c66b860b322146d2cec39c230 (MD5) Previous issue date: 2012-08-29 / Advances related to integrated circuit manufactring technologies push the complexity and the number of functionalities in electronic products. The literature points out that in 2015 behavioral design will demand 50% of the whole design effort, what indicates a major need for developing circuit design automation tools. Besides that, the design of current circuits employs the synchronous design paradigm prioritarily. However this design paradigma jointly with the increase of complexity imposes relevant restriction with regard to energy consumption and power dissipation design constraints. This works presents an alternative to some of the cited problems, proposing an environment for the generation and evaluation of intrachip networks. These networks allow interconnect processing modules operating at different operating frequencies, as well as help to guarantee the fulfillment of temporal restrictions temporais imposed by the traffic requirements of such modules. During the network generation step, the proposed environment allows selecting the network characteristiscs at design time, including individual router operating frequencies. Besides network generation, the environment also enables evaluating temporal contraints for several distinct traffic models, supporting the parameterized generation of traffic to exercise the network. This characteristic offer new alternatives to reduce the design effort of intrachip network for electronic systems still in the early phases of system specification. This occurs because the environment enables the visualization of the network behavior, demonstrating if this fulfills or not the expected requirements for some give traffic scenario. / Os avan?os relacionados ? tecnologia de fabrica??o de circuitos integrados impulsionam a complexidade e o n?mero de funcionalidades dos produtos eletr?nicos. A literatura aponta que at? 2015 tarefas do n?vel comportamental ocupar?o cerca de 50% do esfor?o de projeto, o que refor?a a necessidade do desenvolvimento de ferramentas de automa??o e gera??o autom?tica de circuitos. Al?m disso, o projeto de circuitos atuais faz uso prioritariamente do paradigma de projeto s?ncrono, que associado ao crescimento da complexidade dos mesmos imp?e restri??es importantes com rela??o ao consumo de energia e ? dissipa??o de pot?ncia. Este trabalho apresenta uma solu??o alternativa a alguns dos problemas citados, pela proposta de um ambiente de gera??o e avalia??o de redes intrachip. Tais redes permitem, al?m de conectar m?dulos de processamento que operem em diferentes frequ?ncias, ajudar a garantir o atendimento de restri??es temporais impostas pelos requisitos de tr?fego destes m?dulos. Durante a gera??o da rede, o ambiente permite em tempo de projetos selecionar caracter?sticas da mesma, tais como as frequ?ncias de opera??o dos roteadores, de forma individualizada. Al?m da gera??o da rede, o ambiente ainda habilita avaliar restri??es temporais de diferentes modelos de tr?fegos, dando suporte ? gera??o parametrizada de tr?fego para exercitar a rede. Esta caracter?stica oferece alternativas para reduzir o esfor?o do projeto dos sistemas eletr?nicos ainda nas fases de especifica??o de requisitos do sistema. Isto ocorre por que o ambiente facilita a visualiza??o do comportamento de um modelo de rede, demonstrando se o mesmo atende ou n?o a requisitos esperados para um cen?rio de tr?fego.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2016-04-19T18:32:43Z No. of bitstreams: 1 DIS_MATHEUS_GIBILUKA_COMPLETO.pdf: 3498426 bytes, checksum: 534aec97d6aa9dfc7b535a7f65087ae1 (MD5) / Made available in DSpace on 2016-04-19T18:32:43Z (GMT). No. of bitstreams: 1 DIS_MATHEUS_GIBILUKA_COMPLETO.pdf: 3498426 bytes, checksum: 534aec97d6aa9dfc7b535a7f65087ae1 (MD5) Previous issue date: 2016-03-04 / Although the advancement of semiconductor technology enable the fabrication of devices with increasingly reduced propagation delay, potentially leading to higher operating frequencies, manufacturing process variability grows very aggressively in modern processes. To cope with growing variability phenomena, significant delay margins need to be added to clock signal?s periods, to ensure timing closure, which limits performance gains and constrains power efficiency. Among the several techniques that have been explored in the last decades to address these problems, three are quite relevant and promising either in isolation or combined: voltage scaling, asynchronous circuits and resilient architectures. This work investigates how voltage scaling affects circuit path delays, and produces three sets of original contributions. The first set establishes a technique to ensure that circuits synthesized with a reduced library achieve results comparable to the full library, while keeping functionality at low supply voltages. The second set of contributions composes a method to extend the voltage corners supported by standard cell libraries. This takes place through new library characterization techniques. The third set of contributions provides insights on the effects of voltage scaling in the design of resilient circuits. This analysis evaluates supply voltages in super- and sub-threshold levels. / Embora o avan?o da tecnologia de semicondutores permita a fabrica??o de dispositivos com atrasos de propaga??o reduzidos, potencialmente habilitando o aumento da frequ?ncia de opera??o, as varia??es em processos de fabrica??o modernos crescem de forma muito agressiva. Para lidar com este problema, significativas margens de atraso devem ser adicionadas ao per?odo de sinais de rel?gio, limitando os ganhos em desempenho e a efici?ncia energ?tica do circuito. Entre as diversas t?cnicas exploradas nas ?ltimas d?cadas para amenizar esta dificuldade, tr?s se destacam como relevantes e promissoras, isoladas ou combinadas: a redu??o da tens?o de alimenta??o, o uso de projeto ass?ncrono e arquiteturas resilientes. Este trabalho investiga como a redu??o de tens?o de alimenta??o afeta os atrasos de caminhos em circuitos digitais, e produz tr?s contribui??es originais. A primeira ? a defini??o uma t?cnica para garantir que circuitos sintetizados com um conjunto reduzido de c?lulas atinjam resultados comparaveis aos da biblioteca completa, mantendo a sua funcionalidade mesmo quando alimentados por tens?es reduzidas. A segunda ? a composi??o de um m?todo para estender o suporte a n?veis de tens?o de alimenta??o para bibliotecas de c?lulas padr?o providas por fabicantes de CIs, atrav?s de novas t?cnicas de caracteriza??o de bibliotecas. A terceira ? a an?lise dos efeitos do escalamento de tens?o no projeto de circuitos resilientes, considerando tens?es de alimenta??o superiores e inferiores ? tens?o de limiar dos transistores.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2016-05-03T16:50:54Z No. of bitstreams: 1 TES_MATHEUS_TREVISAN_MOREIRA_COMPLETO.pdf: 12630678 bytes, checksum: 24f95d03626ea6a376f29220bb4e1177 (MD5) / Made available in DSpace on 2016-05-03T16:50:54Z (GMT). No. of bitstreams: 1 TES_MATHEUS_TREVISAN_MOREIRA_COMPLETO.pdf: 12630678 bytes, checksum: 24f95d03626ea6a376f29220bb4e1177 (MD5) Previous issue date: 2016-01-14 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES / Conselho Nacional de Pesquisa e Desenvolvimento Cient?fico e Tecnol?gico - CNPq / Funda??o de Amparo ? Pesquisa do Estado do Rio Grande do Sul - FAPERGS / For decades now, the synchronous paradigm has been the major choice of the industry for building integrated circuits. Unfortunately, with the development of semiconductor industry, power budgets got tighter and delay uncertainties increased, making synchronous design a complex task. Some of the reasons behind that are the increase in process variability, the losses in wire performance and the uncertainties in the operating condition of devices. These and other factors significantly impact transistor electrical characteristics, making it more complicated to meet timing closure in synchronous systems and compromising power efficiency. The asynchronous paradigm emerges as an efficient alternative to current design approaches, given its inherent high robustness against delay variations and suitability to low-power and high-performance design. However, while a major segment of the design automation industry was developed to support synchronous design, currently, design automation for asynchronous circuits is limited, to say the least. Furthermore, basic components for semi-custom design approaches, typically available in standard cell libraries were optimized to target synchronous implementations and those necessary to support asynchronous design were also left behind. This Thesis proposes new techniques to optimize asynchronous design, from cell to system level. We start by analyzing and optimizing basic components for asynchronous design and then propose new manners of implementing them at the transistor level. The proposed optimizations and novel components allow better exploring power, delay and area trade-offs, providing a guideline for asynchronous designers. We then explore how to design these components as cells for building a library to support semi-custom design. To that extent, we propose a completely automated flow for designing such libraries. This flow comprises transistors sizing and electrical characterization tools, developed in this Thesis, and a layout generation tool, developed by a fellow research group. We also provide a freely available library, designed with the flow, with hundreds of components that were extensively validated with post-layout simulations. Using this library we devised new templates for designing asynchronous circuits at the system level, exploring an automated synthesis solution and expanding design space exploration. Compared to a similar state-of-the-art solution, our latest template provides almost twice better energy efficiency and comprises an original automated method for technology mapping and synthesis optimizations. The contributions of this Thesis allowed the construction of an infrastructure for building asynchronous designs, paving the way to explore their usage to solve contemporary and future challenges in integrated circuit design. / O paradigma s?ncrono foi, por d?cadas, a principal escolha da ind?stria para o projeto de circuitos integrados. Infelizmente, com o desenvolvimento da ind?stria de semicondutores, restri??es de projeto relativas ? pot?ncia de um circuito e incertezas de atrasos aumentaram, dificultando o projeto s?ncrono. Alguns dos motivos para isso s?o o aumento na variabilidade dos processos de fabrica??o de dispositivo, as perdas de desempenho relativas em fios e as incertezas temporais causadas por variabilidades nas condi??es operacionais de dispositivos. Dessa forma, o paradigma ass?ncrono surge como uma alternativa, devido ? sua robustez contra varia??es temporais e suporte ao projeto de circuitos de alto desepenho e baixo consumo. Entretanto, grande parte da ind?stria de ferramentas de automa??o de projeto eletr?nico foi desenvolvida visando o projeto de circuitos s?ncronos e atualmente o suporte a circuitos ass?ncronos ? consideravelmente limitado. Esta Tese prop?e novas t?cnicas de projeto para otimizar circuitos ass?ncronos, desde o n?vel de c?lulas ao n?vel de sistema. Come?amos analisando e otimizando componentes b?sicos para o projeto desses circuitos e depois apresentamos novas solu??es para implement?-los no n?vel de transistores. As otimiza??es propostas permitem uma melhor explora??o dos par?metros desses circuitos, incluindo pot?ncia, atraso e ?rea. Em um segundo momento, exploramos o uso desses componentes como c?lulas para a gera??o de uma biblioteca de suporte ao projeto semi-dedicado de circuitos ass?ncronos. Nesse contexto, propomos um fluxo completamente automatizado para projetar tais bibliotecas. O fluxo compreende ferramentas de dimensionamento de transistores e caracteriza??o el?trica, desenvolvidas nesta Tese, e uma ferramenta de projeto de leiaute, desenvolvida por um grupo de pesquisa parceiro. Esse trabalho tamb?m apresenta uma biblioteca aberta, com centenas de componentes validados extensivamente atrav?s de simula??es p?s-leiaute. Al?m disso, usando essa biblioteca desenvolvemos novos templates para o projeto de circuitos ass?ncronos no n?vel de sistema, propondo um fluxo autom?tico para s?ntese e mapeamento tecnol?gico. Comparado a uma solu??o ass?ncrona no estado da arte, nosso mais novo template apresenta uma efici?ncia energ?tica quase duas vezes maior. As contribui??es desta Tese permitiram a constru??o de uma infraestrutura para o projeto de circuitos ass?ncronos, abrindo caminho para a explora??o do uso de templates ass?ncronos para solucionar problemas modernos e futuros no projeto de circuitos integrados.

Submitted by PPG Ci?ncia da Computa??o (ppgcc@pucrs.br) on 2018-06-15T14:23:09Z No. of bitstreams: 1 LEONARDO REZENDE JURACY_DIS.pdf: 2268947 bytes, checksum: bedc63f7c14296e039a798403cdeec80 (MD5) / Approved for entry into archive by Sheila Dias (sheila.dias@pucrs.br) on 2018-06-26T12:27:11Z (GMT) No. of bitstreams: 1 LEONARDO REZENDE JURACY_DIS.pdf: 2268947 bytes, checksum: bedc63f7c14296e039a798403cdeec80 (MD5) / Made available in DSpace on 2018-06-26T12:45:06Z (GMT). No. of bitstreams: 1 LEONARDO REZENDE JURACY_DIS.pdf: 2268947 bytes, checksum: bedc63f7c14296e039a798403cdeec80 (MD5) Previous issue date: 2018-03-21 / Atualmente, a abordagem s?ncrona ? a mais utilizada em projeto de circuitos integrados por ser altamente automatizado pelas ferramentas comerciais e por incorporar margens de tempo para garantir o funcionamento correto nos piores cen?rios de varia??es de processo e ambiente, limitando otimiza??es no per?odo do rel?gio e aumentando o consumo de pot?ncia. Por um lado, circuitos ass?ncronos apresentam algumas vantagens em potencial quando comparados com os circuitos s?ncronos, como menor consumo de pot?ncia e maior vaz?o de dados, mas tamb?m podem sofrer com varia??es de processo e ambiente. Por outro lado, circuitos resilientes s?o uma alternativa para manter o circuito funcionando na presen?a de efeitos de varia??o. Sendo assim, foi proposto o circuito Blade que combina as vantagens de circuitos ass?ncronos com circuitos resilientes. Blade utiliza latches em sua implementa??o e mant?m seu desempenho em cen?rios de caso m?dio. Independentemente do estilo de projeto (s?ncrono ou ass?ncrono), durante o processo de fabrica??o de circuitos integrados, algumas imperfei??es podem acontecer, causando defeitos que reduzem o rendimento de fabrica??o. Circuitos defeituosos podem apresentar um comportamento falho, gerando uma sa?da diferente da esperada, devendo ser identificados antes de sua comercializa??o. Metodologias de teste podem ajudar na identifica??o e diagn?stico desse comportamento falho. Projeto visando testabilidade (do ingl?s, Design for Testability - DfT) aumenta a testabilidade do circuito adicionando um grau de controlabilidade e observabilidade atrav?s de diferentes t?cnicas. Scan ? uma t?cnica de DfT que fornece para um equipamento de teste externo acesso aos elementos de mem?ria internos do circuito, permitindo inser??o de padr?es de teste e compara??o da resposta. O objetivo deste trabalho ? propor uma abordagem de DfT estrutural, completamente autom?tica e integrada com as ferramentas comerciais de projeto de circuitos, incluindo uma s?rie de m?todos para lidar com os desafios relacionados ao teste de circuitos ass?ncronos e resilientes, com foco no Blade. O fluxo de DfT proposto ? avaliado usando um m?dulo criptogr?fico e um microprocessador. Os resultados obtidos para o m?dulo criptogr?fico mostram uma cobertura de falha de 98,17% para falhas do tipo stuck-at e 89,37% para falhas do tipo path-delay, com um acr?scimo de ?rea de 112,16%. Os resultados obtidos para o microprocessador mostram uma cobertura de 96,04% para falhas do tipo stuck-at e 99,00% para falhas do tipo path-delay, com um acr?scimo de ?rea de 50,57%. / Nowadays, the synchronous circuits design approach is the most used design method since it is highly automated by commercial computer-aided design (CAD) tools. Synchronous designs incorporate timing margins to ensure the correct behavior under the worstcase scenario of process and environmental variations, limiting its clock period optimization and increasing power consumption. On one hand, asynchronous designs present some potential advantages when compared to synchronous ones, such as less power consumption and more data throughput, but they may also suffer with the process and environmental variations. On the other hand, resilient circuits techniques are an alternative to keep the design working in presence of effects of variability. Thus, Blade template has been proposed, combining the advantages of both asynchronous and resilient circuits. The Blade template employs latches in its implementation and supports average-case circuit performance. Independently of the design style (synchronous or asynchronous), during the fabrication process of integrated circuits, some imperfections can occur, causing defects that reduce the fabrication yield. These defective ICs can present a faulty behavior, which produces an output different from the expected, and it must be identified before the circuit commercialization. Test methodologies help to find and diagnose this faulty behavior. Design for Testability (DfT) increases circuit testability by adding a degree of controllability and observability through different test techniques. Scan design is a DfT technique that provides for an external test equipment the access to the internal memory elements of a circuit, allowing test pattern insertion and response comparison. The goal of this work is to propose a fully integrated and automated structural DfT approach using commercial EDA tools and to propose a series of design methods to address the challenges related to testing asynchronous and resilient designs, with focus on Blade template. The proposed DfT flow is evaluated with a criptocore module and a microprocessor. The obtained results for the criptocore module show a fault coverage of 98.17% for stuck-at fault model and 89.37% for path-delay fault model, with an area overhead of 112.16%. The obtained results for the microprocessor show a fault coverage of 96.04% for stuck-at fault model and 99.00% for path-delay fault model, with an area overhead of 50.57%.

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