L'activation à basse température est prometteuse pour l'intégration 3D séquentielle où lebudget thermique du transistor supérieur est limité (<650 ºC) pour ne pas dégrader letransistor inférieur, mais aussi dans le cas d'une intégration planaire afin d'atteindre des EOTultra fines et de contrôler le travail de sortie de la grille sans recourir à une intégration de type" gate-last ". Dans ce travail, l'activation par recroissance en phase solide (SPER) a étéétudiée afin de réduire le budget thermique de l'activation des dopants.L'activation à basse température présente plusieurs inconvénients. Les travauxprécédents montrent que les fuites de jonctions sont plus importantes dans ces dispositifs.Ensuite, des fortes désactivations de dopants ont été observées. Troisièmement, la faiblediffusion des dopants rend difficile la connexion des jonctions source et drain avec le canal.Dans ce travail, il est montré que dans un transistor FDSOI, l'augmentation des fuites dejonctions et la désactivation du Bore peuvent être évités grâce à la présence de l'oxyde enterré.De plus les conditions d'implantation ont été optimisées et les transistors activés à650 ºC atteignent les performances des transistors de référence.

L’activation à basse température est prometteuse pour l’intégration 3D séquentielle où lebudget thermique du transistor supérieur est limité (<650 ºC) pour ne pas dégrader letransistor inférieur, mais aussi dans le cas d’une intégration planaire afin d’atteindre des EOTultra fines et de contrôler le travail de sortie de la grille sans recourir à une intégration de type« gate-last ». Dans ce travail, l’activation par recroissance en phase solide (SPER) a étéétudiée afin de réduire le budget thermique de l’activation des dopants.L’activation à basse température présente plusieurs inconvénients. Les travauxprécédents montrent que les fuites de jonctions sont plus importantes dans ces dispositifs.Ensuite, des fortes désactivations de dopants ont été observées. Troisièmement, la faiblediffusion des dopants rend difficile la connexion des jonctions source et drain avec le canal.Dans ce travail, il est montré que dans un transistor FDSOI, l’augmentation des fuites dejonctions et la désactivation du Bore peuvent être évités grâce à la présence de l’oxyde enterré.De plus les conditions d’implantation ont été optimisées et les transistors activés à650 ºC atteignent les performances des transistors de référence. / Low temperature (LT) process is gaining interest in the frame of 3D sequentialintegration where limited thermal budget (<650 ºC) is needed for top FET to preserve bottomFET from any degradation and also in the standard planar integration for achieving ultra-thinEOT and work function control with high-k metal gate without gate-last integration scheme.In this work, LT Solid Phase Epitaxial Regrowth (SPER) has been investigated for reducingthe most critical thermal budget which is dopant activation.From previous works, LT activated devices face several challenges: First, higher junctionleakage limits their application to high performance devices. Secondly, strong deactivation ofthe metastable activated dopants was observed with post anneals. Thirdly, the dopant weakdiffusion makes it difficult to connect the channel with S/D.In this work, it is shown that the use of FDSOI enables to overcome junction leakage andBoron deactivation issues thanks to the defect cutting off and sinking effect of buried oxide.As a consequence, dopant deactivation in FDSOI devices is no longer an issue. Finally,implants conditions of LT transistors have been optimized to reach similar performance thanits standard high temperature counterparts.

L'objectif principal de cette thèse est de proposer et d'évaluer une nouvelle architecture de Transistor Bipolaire à Héterojonction (TBH) Si/SiGe s’affranchissant des limitations de l'architecture conventionnelle DPSA-SEG (Double-Polysilicium Self-Aligned, Selective Epitaxial Growth) utilisée dans la technologie 55 nm Si/SiGe BiCMOS (BiCMOS055) de STMicroelectronics. Cette nouvelle architecture est conçue pour être compatible avec la technologie 28-nm FD-SOI (Fully Depleted Si-licon On Insulator), avec pour objectif d'atteindre la performance de 400 GHz de fT et 600 GHz de fMAX dans ce noeud. Pour atteindre cet objectif ambitieux, plusieurs études complémentaires ont été menées: 1/ l'exploration et la comparaison de différentes architectures de TBH SiGe, 2/ l'étalonnage TCAD en BiCMOS055, 3/ l'étude du budget thermique induit par la fabrication des technologies BiCMOS, et finalement 4/ l'étude d'une architecture innovante et son optimisation. Les procédés de fabrication ainsi que les modèles physiques (comprenant le rétrécissement de la bande interdite, la vitesse de saturation, la mobilité à fort champ, la recombinaison SRH, l'ionisation par impact, la résistance distribuée de l'émetteur, l'auto-échauffement ainsi que l’effet tunnel induit par piégeage des électrons), ont été étalonnés dans la technologie BiCMOS055. L'étude de l’impact du budget thermique sur les performances des TBH SiGe dans des noeuds CMOS avancés (jusqu’au 14 nm) montre que le fT maximum peut atteindre 370 GHz dans une prochaine génération où les profils verticaux du BiCMOS055 seraient ‘simplement’ adaptés à l’optimisation du budget thermique total. Enfin, l'architecture TBH SiGe EXBIC, prenant son nom d’une base extrinsèque épitaxiale isolée du collecteur, est choisie comme la candidate la plus prometteuse pour la prochaine génération de TBH dans une technologie BiCMOS FD-SOI dans un noeud 28 nm. L'optimisation en TCAD de cette architecture résulte en des performances électriques remarquables telles que 470 GHz fT et 870 GHz fMAX dans ce noeud technologique. / The ultimate objective of this thesis is to propose and evaluate a novel SiGe HBT architec-ture overcoming the limitation of the conventional Double-Polysilicon Self-Aligned (DPSA) archi-tecture using Selective Epitaxial Growth (SEG). This architecture is designed to be compatible with the 28-nm Fully Depleted (FD) Silicon On Insulator (SOI) CMOS with a purpose to reach the objec-tive of 400 GHz fT and 600 GHz fMAX performance in this node. In order to achieve this ambitious objective, several studies, including the exploration and comparison of different SiGe HBT architec-tures, 55-nm Si/SiGe BiCMOS TCAD calibration, Si/SiGe BiCMOS thermal budget study, investi-gating a novel architecture and its optimization, have been carried out. Both, the fabrication process and physical device models (incl. band gap narrowing, saturation velocity, high-field mobility, SRH recombination, impact ionization, distributed emitter resistance, self-heating and trap-assisted tunnel-ing, as well as band-to-band tunneling), have been calibrated in the 55-nm Si/SiGe BiCMOS tech-nology. Furthermore, investigations done on process thermal budget reduction show that a 370 GHz fT SiGe HBT can be achieved in 55nm assuming the modification of few process steps and the tuning of the bipolar vertical profile. Finally, the Fully Self-Aligned (FSA) SiGe HBT architecture using Selective Epitaxial Growth (SEG) and featuring an Epitaxial eXtrinsic Base Isolated from the Collector (EXBIC) is chosen as the most promising candidate for the 28-nm FD-SOI BiCMOS genera-tion. The optimization of this architecture results in interesting electrical performances such as 470 GHz fT and 870 GHz fMAX in this technology node.