Abstract The main aim of this work was to design CMOS receiver channels for the integrated receiver chip of a pulsed time-of-flight (TOF) laser rangefinder. The chip includes both the receiver channel and the time-to-digital converter (TDC) in a single die, thus increasing the level of integration of the system, with the corresponding advantages of a cheaper price and lower power consumption, for example. Receiver channels with both linear and leading edge timing discriminator schemes were investigated. In general the receiver channel consists of a preamplifier, a postamplifier and a timing comparator. Since a large systematic timing error may occur due to high variation in the amplitude of the received echo, a leading edge timing discriminator scheme with time domain walk error compensation is proposed here, making use of the TDC already available in the chip to measure the slew rate of the pulse and using that information to evaluate the timing error. This compensation scheme benefits from the fact that compensation can be continued even though the signal is clipped in the amplitude domain, because the slew rate continues to increase even then. The receiver channel with leading edge detection and time domain walk error compensation achieved a compensated timing walk error of ±4.5 mm within a dynamic range of more than 1:10000. The standard deviation in single shot precision was less than 25 mm with an SNR of more than 20. The usability of the receiver channel in pulsed TOF laser rangefinders was verified by making actual time-of-flight measurements on a calibrated measurement track. The linearity of the receiver chip was better than ±5 mm in a measurement range from 3 m to 21 m, with the dynamic range of the receiver channel reaching more than 1:2000. An integrated CMOS laser diode pulser was also demonstrated to prove its functionality for generating ampere-scale peak current pulses through a low ohmic load and a laser diode. The CMOS pulser achieved a peak current pulse with the amplitude of ~1 A, an optical pulse width of ~2.5 ns and a rise time of ~1 ns with a 5 V power supply. / Tiivistelmä Työn ensisijaisena tavoitteena oli suunnitella CMOS-vastaanottimia valopulssin kulkuajan mittaukseen perustuvan lasertutkan integroituun vastaanotinpiiriin. Vastaanotinpiiri sisältää sekä vastaanotinkanavan että aika-digitaalimuuntimen yhdellä integroidulla sirulla. Tällöin systeemin integrointiastetta saadaan kasvatettua, mikä merkitsee esimerkiksi halvempaa hintaa ja pienempää tehon kulutusta. Työssä on tutkittu vastaanotinkanavia, jotka käyttävät joko lineaariseen ilmaisuun tai etureunailmaisuun perustuvaa ajoitusilmaisutekniikkaa. Yleisesti vastaanotinkanava sisältää esivahvistimen, jälkivahvistimen ja ajoituskomparaattorin. Vastaanotetun signaalin tason voimakas vaihtelu saattaa aiheuttaa suuren systemaattisen virheen etureunailmaisuun perustuvassa ajoitusilmaisussa. Tässä työssä on esitetty etureunailmaisua käyttävä ajoitusilmaisin, jossa syntyvää ajoitusvirhettä voidaan korjata mittaamalla pulssin nousunopeutta aika-digitaalimuuntimella, joka on integroitu samalle sirulle. Aikatasossa tapahtuvan virheenkorjauksen etuna on mahdollisuus jatkaa virheenkorjausta amplituditasossa tapahtuvan signaalin leikkautumisen jälkeenkin, koska signaalin nousunopeus kasvaa leikkaantumisesta huolimatta. Etureunailmaisua käyttävällä vastaanotinkanavalla, jossa ajoitusvirhettä korjattiin pulssin nousunopeutta mittaamalla, saavutettiin ±4,5 mm ajoitusvirhe 1:10000 dynaamisella alueella. Kertamittaustarkkuuden keskihajonta oli vähemmän kuin 25 mm, kun signaalikohinasuhde oli enemmän kuin 20. Vastaanotinkanavan käytettävyys osana lasertutkaa todettiin tekemällä tutkamittauksia kalibroidulla mittaradalla. Mittauksissa saavutettu lineaarisuus oli ±5 mm mittausalueen vaihdellessa 3 metristä 21 metriin ja signaalin dynamiikan ollessa enemmän kuin 1:2000. Lisäksi työssä esitellään integroitu CMOS-pulssitin, joka pystyy tuottamaan ampeeri-luokan virtapulsseja laserdiodiin. CMOS-pulssittimella voitiin tuottaa 5 V käyttöjännitteellä ~1 A virtapulsseja optisen pulssin leveyden ja nousuajan ollessa ~2,5 ns ja ~1 ns.

Ce manuscrit présente mon travail de thèse portant sur le détecteur de photons niques electron-bpmbarded CMOS (ebCMOS) à haute cadence de lecture (500 images/seconde). La première partie compare trois détecteurs ultra-sensibles et leurs méthodes d'amélioration de la sensibilité au photon : le CMOS bas bruit sCMOS), l'électron-multiplying CCD (emCCD) à multiplication du signal apr pixel et l'ebCMOS à amplification par application d'un champ électrique. La méthode de mesure de l'impact intra-pixel des photons sur le détecteur ebCMOS est présentée. La seconde partie compare la précision de localisation de ces trois détecteurs dans des conditions extrêmes de très bas flux de phtons (<10 photons/image). La limite théoriques est d'abord calculée à l'aide de la limite inférieure de Cramér-Rao pour ces jeux de paramètres significatifs. Une comparaison expérimentale des trois détecteurs est ensuite décrite. Le montage permet la création d'un ou plusieurs points d'accès contrôlés en position, nombre de photons et bruit de fond. Les résultats obtenus permettent une comparaison de l'efficacité, de la pureté et de la précision de localisation des sources. La dernière partie décrit deux expériences réalisées avec la caméra ebCMOS. La première consiste au suivi des nano-cristaux libres (D>10 µm2/s) au centre Nanoptec avec l''équipe de Christophe Dujardin. La seconde s'intéresse à la nage de bactéries en surface à l'Institu Joliot curie avec l'équipe de Laurence Lemelle. L'algorithme de suivi de sources ponctuelles au photon unique avec l'implémentation d'un filtre de Kalman est aussi décrit. / This manuscript presents my thesis on the high frame rate (500 frames/second) single-photon detector electron-bombraded CMOS (ebCMOS). The first section compares three ultra-sensitive detectors and their methods for improving photon sensitivity : the CMOS low noise (sCMOS), the electron-multiplying CCD (emCCD) with signal multiplication by pixel and the ebCMOS with amplification by applied electric field. The method developped to detected single photon impacts with intra-pixel resolution on the ebCMOS sensor is presented. The second section compares the localization accuracy of these detectors in extreme conditions of very low photon flux (<10 photons/ frame). First the theoretical limit is calculated using the Cramér-Rao lower bound for significant parameter sets. An experimental comparaison of the detectors is then described. The setup provides of one or more point sources controlled in position, signal and background noise. The results allow a comparison of the experimental effectiveness, purity and localization accuracy. The last section describes two experiments with the ebCMOS camera. The first aims to track hundreds of quantum dots simultaneously at the Nanoptec center with the team of Christophe Dujardin. The second focuses on the swimming of bacteria at the surface at the Jolio Curie Institute with the team of Laurence Lemelle. The point sources tracking algorithm using single photons and the Kalman filter implementation developed for these experiments is alson described.

Les signaux des nouveaux standard de communications (LTE) ont une grande différence entre la puissance maximale et moyenne (PAPR), cela n'est pas favorable pour l'utilisation dans les amplificateurs conventionnels vu qu'ils présentent un rendement maximale seulement quand ils travaillent au niveau de puissance maximale. Des amplificateurs de puissance Doherty pour présenter une efficacité constante pour une large gamme de puissance constituent une solution favorable à ce problème. Ce travail présente la méthodologie de conception et des résultats de mesure d'un amplificateur de puissance Doherty entièrement intégré dans la technologie 65 nm CMOS avec une constante PAE sur un 7 dB de plage de puissance. Mesures de 2,4 GHz à 2,6 GHz montrent des performances constantes PAE à partir du niveau de 20% jusqu'à 24% avec une puissance de sortie maximale de 23,4 dBm. Le circuit a été conçu avec une attention particulière pour le faible coût. / The signals of the new communication standards (LTE) show a great difference between the peak and its average power (PAPR) being unsuitable for use with conventional power amplifiers because they present maximum efficiency only when working with maximum power. Doherty power amplifiers for presenting a constant efficiency for a wide power range represent a favorable solution to this problem. This work presents the design methodology and measurements results of a fully integrated Doherty Power Amplifier in 65 nm CMOS technology with constant PAE over a 7 dB backoff. Measurements from 2.4 GHz to 2.6 GHz show constant PAE performance starting in 20% level up to 24% with a maximum output power of 23.4 dBm.The circuit was designed with special attention to low cost.

Les systèmes de communication sans fil en fréquences millimétriques ont gagné considérablement en importance au cours des dernières années. Des applications comme les réseaux WLAN et WPAN à 60 GHz, le radar automobile autour de 80 GHz ou l’imagerie à 94 GHz sont apparues, demandant un effort conséquent pour la conception des circuits intégrés émetteurs et récepteurs sur silicium. Dans ce contexte, les transformateurs intégrés sont particulièrement intéressants. Ils peuvent réaliser des fonctions comme l’adaptation d’impédance, la conversion du mode asymétrique au différentiel et la combinaison de puissance. La conception et la modélisation de ce type de transformateur font le sujet de cette thèse. Une étude détaillée des topologies de transformateurs est présentée, concernant le dessin des inductances, leur position relative, leurs dimensions géométriques, le blindage du substrat et l’obtention de rapports importants de transformation. Leur modélisation par des simulations électromagnétiques et par un circuit électrique à éléments discrets est également discutée. Le modèle présente une topologie 2-π et une série d’équations analytiques dépendant de ses caractéristiques technologiques et géométriques pour évaluer tous ses composants. Un très bon accord entre les simulations et les mesures est observé pour des transformateurs en technologies CMOS 65 nm et BiCMOS 130 nm jusqu’à 110 GHz. Finalement, les transformateurs sont appliqués à la conception d’un mélangeur BiCMOS à 77 GHz et un amplificateur de puissance CMOS à 60 GHz. / Millimeter-wave wireless communication systems have considerably gained in importance in recent years. Important applications as 60-GHz WLANs and WPANs, 80- GHz automotive radar, and 94 GHz imaging have emerged, requiring significant effort on the design of transceiver’s silicon-based integrated circuits. In this context, integrated transformers are of a particular interest. They may perform, among other functions, impedance matching, single to differential conversion, and power combination. The design and modeling of this type of transformers is the subject of this thesis. A comprehensive study on the topology of transformers is presented, regarding the layout of individual coils, their relative position, geometric dimensions, substrate shields, and the achievement of high transformation ratios. Their modeling through electromagnetic simulations and a lumped-element electric circuit is discussed as well. The model presents a 2-π topology and analytical equations depending on both technological and geometric characteristics to evaluate the totality of its components. A close agreement between model and measurement is shown for 65-nm CMOS and 130-nm BiCMOS transformers up to 110 GHz. Those transformers are then applied to the design of a 77-GHz BiCMOS mixer and a 60-GHz CMOS power amplifier.

Dans l’ère des systèmes de communication multi-standards, le besoin des circuits en radio fréquence (RF) flexibles et reconfigurables pousse l´industrie et le monde académique vers la recherche d´architectures alternatives d’émetteurs et de récepteurs RF. Dans cette thèse, nous nous intéressons aux émetteurs RF flexibles. Nous présentons une architecture basée sur l’utilisation d’un oscillateur de puissance composé d´un amplificateur de puissance dans une boucle de rétroaction positive. Pour des raisons de compatibilité avec des circuit numériques et dans le but de minimiser les coûts de fabrication, nous avons choisi la technologie CMOS. Ce choix génère des difficultés de conception des circuits en RF à cause des faibles tensions de claquage. Cette contrainte de conception a motivé le choix de la classe EF2 pour l’amplificateur de puissance afin de réduire le stress en tension sur les transistors. Nous présentons la conception de cet amplificateur de puissance de classe EF2, ainsi que la conception de l’oscillateur de puissance. Nous validons cette architecture avec une implémentation en technologie CMOS 0.13um de STMicroelectronics. Nous démontrons le bon comportement par une campagne de mesures des circuits fabriqués. Ce circuit répond aux contraintes de flexibilité de modulation et de puissance de sortie. Il peut donc être utilisé pour différents standards de communications. Les limitations inhérentes de cette architecture sont discutées et une modélisation mathématique est présentée. / This work presents the study, design and measurement of RF circuits aiming communication applications. The need for flexible and reconfigurable RF hardware leads to the need of alternative transmitter architectures. In the center of this innovative architecture, there is thepower oscillator. This circuit is composed of a power amplifier in a positive feedback loop soit oscillates. As the circuit under study is mainly composed of a power amplifier, a study on power amplifier is mandatory. Modern CMOS technologies impose difficulties in the efficient RF generation due to low breakdown voltages. In order to reduce the voltage stress on the transistors, wave form-engineering techniques are used leading to the use of class EF2. Thedesign and measurement of a class EF2 power amplifier and power oscillator are shown. Thecircuits were implemented in standard STMicroelectronics 0.13um CMOS. Correct behaviorfor the circuits was obtained in measurement, leading to a first implementation of class EF2 inRF frequencies. From a system perspective, the proposed architecture is shown to be flexible and able to generate different modulations without change in the hardware. Reconfigurability is shown not only in modulation but also in output power level. The limitations of this architecture are discussed and some mathematical modeling is presented.

Este informe técnico propone el diseño de un bloque llamado Amplificador Limitador que se encuentra en los equipos que trabajan con fibra óptica o con altas tasas de transmision de datos y que estan integrados en una pastilla de silicio. El objetivo principal es aumentar el ancho de banda de un Amplificador Limitador mediante la aplicación de la técnica Inductive Peaking para lograr velocidades que corresponden a una portadora óptica OC-192 equivalente a 10 Gbps bajo el estándar SONET. Haciendo uso de tecnología CMOS con transistores de 130 nm de ancho de canal. A su vez se propone disminuir el consumo de potencia y el área ocupada en la pastilla de Silicio utilizando inductores activos y la eliminación de los capacitores de desacople DC entre etapas. Los resultados finales Post Layout demuestran que es posible extender el ancho de banda con las técnicas mencionadas anteriormente, reducir el consumo total y el área ocupada en la pastilla de Silicio y cumplir con las especificaciones técnicas requeridas. This technical report proposes the design of a block called Limiting Amplifier which is found in equipment that works with optical fiber or with high rates of data transmission and that are integrated in a silicon wafer. The main objective is to increase the bandwidth of a limiter amplifier by applying the Inductive Peaking technique to achieve speeds that correspond to an OC-192 optical carrier equivalent to 10 Gbps under the SONET standard, making use of CMOS technology with 130 nm channel width transistors. At the same time, it is proposed to reduce the power consumption and the area occupied in the chip using active inductors and the elimination of DC decoupling capacitors between stages. The final results of Post Layout show that it is possible to extend the bandwidth with the techniques mentioned above, reducing the total consumption and the area occupied in the silicon pellet and accomplishing with the required technical specifications.

Les interventions chirurgicales s'orientent de plus en plus vers des techniques dites mini-invasives. Dans ce mode d'intervention, le praticien perd la vision directe de l'extrémité de l'instrument médical qu'il manipule. Le contrôle visuel du déplacement de l'instrument à l'intérieur du corps humain s'effectue alors sur écran grâce aux techniques d'imagerie médicale, en particulier l'imagerie par résonance magnétique (IRM). Afin d'assurer une grande précision du déplacement de l'instrument, sa position doit être connue pour permettre un recalage automatique du plan d'imagerie en temps réel. Ce document décrit la conception et la caractérisation d'un système de positionnement fonctionnant sous IRM et pouvant s'insérer dans un instrument médical de très petit diamètre. Afin d'aboutir à des dimensions millimétriques, le système est réalisé sur une puce en silicium utilisant les procédés standard de fabrication de la micro-électronique : la technologie CMOS 0,35 µm basse tension. Ce microsystème est basé sur l'utilisation d'un capteur magnétique 3D à effet Hall associé à l'électronique intégrée spécifique au traitement du signal, permettant d'extraire la mesure précise des gradients de champ magnétique inhérents au principe même de l'IRM. La relation unique entre les coordonnées spatiales du tunnel du scanner IRM et les gradients de champ magnétique, rend possible la détermination de la position et de l'orientation du microsystème. Les résultats expérimentaux montrent qu'une localisation est possible en 3 ms avec une résolution spatiale sub-millimétrique. / Surgeries are moving more and more towards so called minimally invasive techniques. With these techniques, the surgeon looses direct view of the medical tool that he manipulates. The visual control of the instrument movement inside the human body is monitored on a screen through medical imaging techniques, particularly magnetic resonance imaging (MRI). To ensure a high accuracy of the instrument movement, its position must be known to enable the automatic registration of the imaging plane in real time.This work describes the design and characterization of a positioning system operating in a MRI scanner which can be embedded in medical devices of very small diameters. To achieve millimeter dimensions, the system is realized on a silicon chip using standard manufacturing processes of microelectronics : low voltage 0.35 µm CMOS technology. This microsystem is based on the use of a 3D magnetic Hall effect sensor co-integrated with specific signal processing electronics to extract the accurately measured magnetic field gradients which are inherent to the MRI principle. The unique relationship between scanner bore space coordinates and the magnetic field gradients allows to determine the position and orientation of the microsystem. Experimental results show that localization is possible in 3 ms with sub-millimeter spatial resolution.

Operational amplifier will be designed and optimized with respect to set of required parameters. Real CMOS technology (available at Department of Microelectronics) will be used for designed OTA circuit and its simulations. Designed OTA will be used as universal operation amplifier configurable block in FPAA (field-programmable analog array) structures.

Operational amplifier will be designed and optimized with respect to set of required parameters. Real CMOS technology (available at Department of Microelectronics) will be used for designed OTA circuit and its simulations. Designed OTA will be used as universal operation amplifier configurable block in FPAA (field-programmable analog array) structures.

The work deals with design of the converter digital to analog on transistor level. Requirements converter a minimum resolution of 10 bits, short conversion time, low power and small chip area. For the realization of the converter is selected technology I3T25