O presente trabalho tem por objetivo fornecer o embasamento teórico para o projeto de um amplificador de baixo ruído (LNA – Low Noise Amplifier) em tecnologia CMOS que opere em mais de uma faixa de frequência, de modo a permitir seu uso em receptores multibanda e de banda larga. A base teórica que este trabalho abrange desde a revisão bibliográfica do assunto em questão, passando pela análise dos modelos de transistores para alta-frequência, pelo estudo das especificações deste bloco e das métricas utilizadas em projetos de circuitos integrados de RF, bem como pela revisão de topologias clássicas existentes. Com os conhecimentos acima adquiridos, foi possível realizar o projeto de um LNA diferencial de banda larga utilizando tecnologia CMOS IBM 130nm, o qual pode ser aplicado ao padrão IEEE 802.22 para rádios cognitivos (CR). O projeto é baseado na técnica de cancelamento de ruído, sendo validado após apresentar efetiva redução de figura de ruído para banda de frequência desejada, com moderado consumo de potência e utilização moderada de área de silício, devido a solução sem o uso de indutores. O LNA banda larga opera em frequências de 50Mhz a 1GHz e apresenta uma figura de ruído abaixo de 4dB, em 90% da faixa, um ganho acima de 12dB, e perda de retorno na entrada e na saída maiores que 12dB. O IIP3 e a frequência de ocorrência de compressão a 1dB com a entrada em 580MHz estão acima de 0dBm e -10dBm respectivamente. Possui consumo de 46,5mWpara fonte de 1,5V e ocupa uma área ativa de apenas 0,28mm x 0,2mm. / This work presents the theoretical basis for the design of a low noise amplifier (LNA) in CMOS technology that operates in more than one frequency band, which enables its use in multi-band and wideband receivers. The theoretical basis that this work will address extends from the literature review on the subject, through the analysis of models of MOS transistors for high frequencies, study of specifications of this block and the metrics used in RF integrated circuit design, as well as the review of existing classical LNA topologies. Based on the knowledge acquired above, the design of a differential wideband LNA is developed using IBM 130nm RF CMOS process, which can be used in IEEE 802.22 Cognitive Radio (CR) applications. The design is based on the noise-canceling technique, with an indutctorless solution, showing that this technique effectively reduces the noise figure over the desired frequency range with moderate power consumption and a moderate utilization of silicon die area. The wideband LNA covers the frequency range from 50 MHz to 1 GHz, achieving a noise figure below 4dB in over 90% of the band of interest, a gain of 11dB to 12dB, and an input/output return loss higher than -12 dB. The input IIP3 and input P1dB at 580MHz are above 0dB and -10dB, respectively. It consumes 46.5mW from a 1.5V supply and occupies an active area of only 0.056mm2 (0.28mm x 0.2mm).

Aplicações em ambientes expostos a elevados níveis de radiação ionizante impõem uma série de desafios ao desenvolvimento de projetos de circuitos integrados na tecnologia Complementary Metal–Oxide–Semiconductor (CMOS), uma vez que circuitos CMOS estão sujeitos às falhas transientes oriundas de radiação externa. Num circuito do tipo CMOS, as áreas sensíveis aos efeitos da incidência de partículas ionizantes são as regiões dreno-substrato reversamente polarizadas, existentes nos transistores em regime de corte (VARGAS; NICOLAIDIS, 1994). Com o avanço tecnológico e consequente diminuição das dimensões dos dispositivos semicondutores, estes efeitos degradantes tornam-se uma preocupação constante devido às menores características físicas dos transistores (WANG et al., 2007). Os circuitos integrados apresentam, durante a sua vida útil, um processo de degradação das suas características iniciais. Assim, a esse processo de degradação também chamamos de envelhecimento (aging). É um processo lento e cumulativo provocado por todos os mecanismos que acabam por alterar os parâmetros físicos e eléctricos dos circuitos, diminuindo o seu tempo de vida útil (FU; LI; FORTES, 2008). Dentre os efeitos de variabilidade temporal, os que mais têm causado interesse da comunidade científica são o Randon Telegraph Noise (RTN) com sua origem na atividade de traps (armadilhas) de interface e Single Event Transients (SET) com sua origem na radiação ionizante ao qual o circuito é exposto. Em relação aos efeitos de degradação destaca-se o efeito Bias Temperature Instability (BTI) (VALDUGA, 2012), que da mesma forma que o RTS, tem sua origem vinculada aos efeitos das traps.Modelos padrão para simulação elétrica de circuitos não levam em consideração os efeitos causados por armadilhas de cargas tais como Bias Temperature Instability (BTI) e Random Telegraph Noise (RTN). Tais variabilidades em nível de dispositivo podem causar perda de confiabilidade, como por exemplo, o surgimento de Propagation-Induced Pulse Broadening (PIPB). Conforme o escalonamento (scaling) tecnológico, a velocidade das portas lógicas aumenta e os SETs podem ser propagados através de circuito combinacional e, inclusive, sofrer alargamento, caso a largura do pulso transiente supere um valor mínimo crítico que depende da tecnologia (DODD et al., 2004), caracterizando assim um PIPB. Com base nisso, técnicas de injeção de falhas usadas em circuitos complexos não se mostram eficientemente previsíveis, levando a uma subestimativa da sensibilidade de circuitos à propagação de SETs. Com a utilização de um simulador elétrico que agrega a análise de BTI, temos melhores estimativas dos efeitos de PIPB na degradação de um circuito, que pode provocar violações de temporização em sistemas síncronos. Dessa forma, pode-se então trabalhar em uma projeção do circuito de forma a torná-lo mais robusto em relação aos efeitos de envelhecimento e na proteção às falhas transientes. Com base no que foi anteriormente apresentado, este trabalho analisa o comportamento de circuitos através de simulações elétricas de radiação ionizante, permitindo avaliações da suscetibilidade e confiabilidade de circuitos integrados aos efeitos de falhas transientes. Para a realização destes experimentos, foram realizadas simulações elétricas considerando-se os efeitos de envelhecimento. Para uma cadeia lógica de 2000 inversores sequencialmente dispostos na tecnologia 32nm pode-se prever que o pulso transiente está sujeito a um alargamento de sete vezes sua largura inicial no momento da incidência, para transistores em suas dimensões mínimas. A partir da proposta apresentada, pode-se determinar a possibilidade de alargamento ou atenuação de um SET ao longo do circuito de maneira eficiente para que as devidas precauções possam ser tomadas. / Applications in environments exposed to high levels of ionizing radiation impose a number of challenges for the development of integrated circuit designs in CMOS technology. CMOS circuits are vulnerable to transient faults from external radiation. In a CMOS circuit, areas sensitive to the effects of ionizing particle incidence are as reverse polarized drain-substrate regions in the transistors at cut-off (VARGAS; NICOLAIDIS, 1994). The technological advance and consequent downscaling of semiconductor devices, these degrading factors become a constant concern due to the higher vulnerability to transient faults (WANG et al., 2007). The integrated circuits have during their useful life a process of degradation of their initial characteristics. Thus, this process of degradation is also called aging. It is a slow and cumulative process caused by all the mechanisms that end up changing the physical and electrical parameters of the circuits, decreasing their useful timing life (FU; LI; FORTES, 2008). Among the temporal variability effects, the Randon Telegraph Noise (RTN) with its origin in the activity of traps (interface traps) and Single Event Transients (SET) with their origin in the ionizing radiation circuit is exposed. In terms of the effects of degradation, the Bias Temperature Instability (BTI) effect (VALDUGA, 2012) stands out, which, like the RTS, has its origin linked to the effects of the traps. Standard electrical simulation models do not take into account the effects caused by charged traps such as Bias temperature instability (BTI) and random telegraph noise (RTN). Such device-level variability can cause reduced reliability, for example, the Propagation-Induced Pulse Broadening (PIPB). According to the technological scaling, the speed of the logic gates increases and the SETs can be propagated through a combinational circuit and even may suffer broadening if the transient pulse width exceeds a critical minimum value that depends on the technology (DODD et al., 2004 ), characterizing a PIPB. Based on this, fault injection techniques in complex circuits are not efficiently in predicting, leading to an underestimation of circuit sensitivity to propagation of Single Event Transients (SETs). Using an electrical simulator that aggregates a BTI analysis, we have better estimates of PIPB effects on circuit degradation, which may lead to timing violations in synchronous systems. Then we can put effort in circuit design in order to make it more robust regarding to aging effects and transient faults protection. Based on what has been previously presented, this thesis analyzes the behavior of circuits through electrical simulations of ionizing radiation, allowing susceptibility and reliability evaluations of integrated circuits to the effects of transient faults using electrical simulations. For the accomplishment of these experiments, electrical simulations were performance considering the effects of aging. For a logic chain of 2000 inverters sequentially arranged in the 32nm technology it can be predicted that the transient pulse is subjected to a broadening of seven times its initial width at the time of incidence for transistors with minimum dimensions. From the analysis presented, we can evaluate the possibility of broadening or shrinking of SETs thought the circuit in an efficient way to improve radiation-hardening techniques.

Esta dissertação explora os desafios agravados pela miniaturização da tecnologia na fabricação e projeto de circuitos integrados digitais. Os efeitos físicos do regime nanométrico reduzem o rendimento da produção e encurtam a vida útil dos dispositivos, restringindo a utilidade dos padrões de projeto convencionais e ameaçando a evolução da tecnologia CMOS como um todo. Nesta dissertação é exposta uma consistente revisão bibliográfica dos principais efeitos físicos parasitas presentes no regime nanométrico. Como o NBTI tem recebido destaque na literatura relacionada à confiabilidade de circuitos, este efeito de envelhecimento recebe destaque também neste texto, sendo explorado mais detalhadamente. Diversas técnicas de avaliação de redução do NBTI são demonstradas, sendo apresentados, em cada um destes tópicos, trabalhos desenvolvidos no âmbito desta dissertação e seus resultados. O circuito proposto como técnica de avaliação de NBTI permite uso de simulações elétricas para análise de degradação de circuitos. A análise da influência do rearranjo da estrutura de transistores para reduzir a degradação quanto ao NBTI apresenta bons resultados e não impede o uso de outras técnicas combinadas. / This thesis explores the challenges worsened by the technology miniaturization in fabrication and design of digital integrated circuits. The physical effects of nanometric regime reduce the production yield and shorten the devices lifetime, restricting the usefulness of standard design flows and threatening the evolution of CMOS technologies. This thesis exposes a consistent bibliographic review about the main aggressive physical effects of nanometric regime. NBTI has received special attention in reliability literature, so this text follows the same strategy, deeply exploring this aging effect. A broad set of NBTI evaluation and mitigation techniques are explained, including developed works in each one of these categories. The proposed circuit as NBTI evaluation technique allows the use of electrical simulation for circuit degradation analysis. The analysis of the transistors arrangement restructuring as a technique for NBTI degradation reduction shows satisfactory results, while does not restrict the use of other combined techniques.

O advento da utilização de circuitos integrados pela sociedade se deu por dois motivos. O primeiro consiste na miniaturização das dimensões dos dispositivos integrados. Essa miniaturização permitiu a construção de dispositivos menores, mais rápidos e que consomem menos frequência. O outro fator é a utilização da metodologia baseada em biblioteca de células. Esta metodologia permite o projeto de um circuito eficiente em um curto espaço de tempo. Com a redução dos dispositivos, novos fatores que eram desconsiderados no fluxo automático passaram a ter importância. Dentre eles podemos citar o consumo estático, a variabilidade, a manufaturabilidade e o envelhecimento. Alguns desses fatores, como o consumo estático e a variabilidade, já estão integrados à metodologia baseada em biblioteca de células. Os efeitos de envelhecimento tem sua degradação aumentada a cada novo processo tecnológico, assim como tem aumentado também a sua importância em relação à confiabilidade do circuito ao longo da sua vida útil. Este trabalho irá explorar estes efeitos de envelhecimento no projeto de circuitos integrados digitais. Dentre as principais contribuições pode-se destacar a definição de um custo de envelhecimento na definição de portas lógicas, que pode ser explorado pelos algoritmos de síntese lógica para obterem um circuito mais confiável. Este custo também pode ser utilizado pelas ferramentas de análise a fim de obter uma estimativa da degradação que o circuito proposto irá sofrer ao longo da sua vida útil. Além disso, é apresentada uma proposta de reordenamento estrutural do arranjo de transistores em portas lógicas, a fim de tratar os efeitos de envelhecimento nos níveis mais iniciais do fluxo. Por fim, uma análise simplificada de características a serem exploradas ao nível de circuito é discutida utilizando o auxílio do projeto de portas lógicas complexas. Os resultados apresentam uma boa e rápida estimativa da degradação das portas lógicas. A reestruturação do arranjo dos transistores tem se apresentado como uma boa alternativa ao projeto de circuitos mais confiáveis. Além disso, a utilização de arranjos mais complexos também é uma excelente alternativa que explora a robustez intrínseca da associação de transistores em série. Além disso, as alternativas propostas podem ser utilizadas em conjunto com técnicas já existentes na literatura. / The increased presence of integrated circuit (IC) in the people’s life has occurred for main two reasons. The first is the aggressive scaling of integrated device dimensions. This miniaturization enabled the construction of smaller, faster and lower power consumption devices. The other factor is the use of a cell based methodology in IC design. This methodology is able to provide efficient circuits in a short time. With the devices scaling, new factors that were usually ignored in micrometer technologies have become relevant in nanometer designs. Among them, it can be mentioned the static consumption, process parameters variability, manufacturability and aging effects. Some of these factors, such as static consumption and variability, are already taken into account by the standard cell design methodology. On the other hand, the degradation caused by aging effects has increased at each new technology node, as well as the importance in relation to the circuit reliability throughout its entire lifetime has also increased. This thesis explores such aging effects in the design of digital IC. The main contributions can be highlighted as the definition of a cost of aging that can be exploited by logic synthesis algorithms to produce a more reliable circuit. This cost can be also used by the analysis tools in order to obtain an estimative of the degradation that specific circuit experiences throughout their lifetime. In addition, a proposal to reorder the transistor structural arrangement of logic gates is presented in order to treat the effects of aging on initial steps in the design flow. Finally, a simplified analysis of the characteristics to be exploited at circuit level is performed exploring details of the design of complex logic gates. The aging cost results have given a good and fast prediction of logic gates degradation. The transistor arrangement restructuring approach is a good alternative to design more reliable circuits. Furthermore, the use of complex arrangements is also an excellent alternative which exploits the intrinsic robustness of series transistors association. Moreover, the discussed approaches can be easily used together with existing techniques in the literature to achieve better results.

O presente trabalho tem por objetivo fornecer o embasamento teórico para o projeto de um amplificador de baixo ruído (LNA – Low Noise Amplifier) em tecnologia CMOS que opere em mais de uma faixa de frequência, de modo a permitir seu uso em receptores multibanda e de banda larga. A base teórica que este trabalho abrange desde a revisão bibliográfica do assunto em questão, passando pela análise dos modelos de transistores para alta-frequência, pelo estudo das especificações deste bloco e das métricas utilizadas em projetos de circuitos integrados de RF, bem como pela revisão de topologias clássicas existentes. Com os conhecimentos acima adquiridos, foi possível realizar o projeto de um LNA diferencial de banda larga utilizando tecnologia CMOS IBM 130nm, o qual pode ser aplicado ao padrão IEEE 802.22 para rádios cognitivos (CR). O projeto é baseado na técnica de cancelamento de ruído, sendo validado após apresentar efetiva redução de figura de ruído para banda de frequência desejada, com moderado consumo de potência e utilização moderada de área de silício, devido a solução sem o uso de indutores. O LNA banda larga opera em frequências de 50Mhz a 1GHz e apresenta uma figura de ruído abaixo de 4dB, em 90% da faixa, um ganho acima de 12dB, e perda de retorno na entrada e na saída maiores que 12dB. O IIP3 e a frequência de ocorrência de compressão a 1dB com a entrada em 580MHz estão acima de 0dBm e -10dBm respectivamente. Possui consumo de 46,5mWpara fonte de 1,5V e ocupa uma área ativa de apenas 0,28mm x 0,2mm. / This work presents the theoretical basis for the design of a low noise amplifier (LNA) in CMOS technology that operates in more than one frequency band, which enables its use in multi-band and wideband receivers. The theoretical basis that this work will address extends from the literature review on the subject, through the analysis of models of MOS transistors for high frequencies, study of specifications of this block and the metrics used in RF integrated circuit design, as well as the review of existing classical LNA topologies. Based on the knowledge acquired above, the design of a differential wideband LNA is developed using IBM 130nm RF CMOS process, which can be used in IEEE 802.22 Cognitive Radio (CR) applications. The design is based on the noise-canceling technique, with an indutctorless solution, showing that this technique effectively reduces the noise figure over the desired frequency range with moderate power consumption and a moderate utilization of silicon die area. The wideband LNA covers the frequency range from 50 MHz to 1 GHz, achieving a noise figure below 4dB in over 90% of the band of interest, a gain of 11dB to 12dB, and an input/output return loss higher than -12 dB. The input IIP3 and input P1dB at 580MHz are above 0dB and -10dB, respectively. It consumes 46.5mW from a 1.5V supply and occupies an active area of only 0.056mm2 (0.28mm x 0.2mm).

Neste trabalho é apresentado o projeto de uma fonte de tensão de referência, um circuito capaz de prover uma tensão invariante com a temperatura, a tensão de alimentação e o processo de fabricação. São apresentadas: as equações de funcionamento, os passos para a elaboração da uma topologia final, o dimensionamento dos parâmetros de projeto com o uso de algoritmos metaheurísticos, o desenho do layout e os resultados e análises finais. O projeto emprega a tecnologia CMOS de 0,35 &#956m com quatro camadas de metal da Austria Micro Systems, em que os VTH0\'s dos transistores NMOS e PMOS, modelo típico, são, respectivamente, 0,5 V e -0,7 V. O circuito de fonte de referência é do tipo bandgap e faz a soma ponderada de correntes proporcionais a temperatura para atingir uma tensão de referência. Obteve-se um circuito típico com 0,5 V de tensão de referência, coeficiente de temperatura de 15 ppm/ºC em intervalo de temperatura de -10 a 90ºC em 1,0 V de tensão de alimentação, regulação de linha de 263 ppm/V em um intervalo de variação de 1,0 V a 2,5 V em 27ºC, 2,7 &#956A de corrente consumida e área de 0,11 mm². A introdução de um bloco de ajuste de coeficiente de temperatura, com ajuste digital, permite que mais que 90% dos circuitos produzidos tenham um coeficiente de temperatura de até 30 ppm/ºC. As medidas realizadas no trabalho são provenientes de simulações elétricas realizadas com o ELDO e modelos BSIM3v3. / In this work is presented a design of a reference voltage source, circuits capable to provide an invariant voltage regardless of the temperature, power supply and fabrication process. It\'s presented: the operation equations, the steps to elaborate a final topology, the project parameter sizing using a metaheuristic algorithm, the drawing of the layout, and the final results and its analysis. The design employs an AMS-CMOS 0.35 &#956m technology with four metal levels, whose NMOS and PMOS VTH0\'s for a typical circuit is 0.5 V and -0.7 V. The reference voltage circuit is bandgap and performs a weighted summation of proportional temperature currents to achieve the voltage reference. A typical circuit was obtained with 0.5 V reference voltage, 15 ppm/ºC temperature coefficient in the temperature range of -10 to 90ºC under 1.0 V power supply, 263 ppm/V line regulation in the range of 1.0 V to 2.5 V under 27ºC, 2.7 &#956A power consumption in a 0.11 mm² area. For a projected circuit its also possible to ensure a temperate coefficient under 30 ppm/ºC, for more than 95% of the produced circuits, employing an adjustment block which ought to be digitally calibrated for each circuit.

A redução no consumo de potência em circuitos eletrônicos tem se tornado um dos requisitos mais importantes em projetos, especialmente com o recente aumento no número e na variedade de dispositivos móveis ou operados à bateria. Em tais dispositivos, o gerenciamento eficiente de energia é, muitas vezes, considerado mais importante que sua capacidade de processamento. Unidades lógico-aritméticas (ULAs) são componentes fundamentais em processadores, sendo responsáveis por executar as instruções que envolvem processamento numérico ou lógico. Normalmente, a ULA é o componente de maior consumo em um processador, o que a torna alvo de diversos estudos sobre técnicas para redução de consumo. Este trabalho apresenta um resumo sobre consumo de potência em circuitos digitais CMOS e as principais técnicas para sua redução, assim como os fundamentos para o projeto de ULAs, incluindo um estudo sobre algumas topologias para construção de somadores, deslocadores e multiplicadores e uma visão geral sobre a implementação de operações com números de ponto-flutuante e sobre a organização interna da ULA. É realizado o projeto de uma ULA de números inteiros de 16 bits em uma tecnologia CMOS de 0,35 \'mü\'m com aplicação de algumas das técnicas de redução de consumo apresentadas, que opera a uma frequência máxima de 212 MHz em tensão de alimentação de 3,3 V, consumindo, em média, 57 \'mü\'W e ocupando uma área de 0,121 \'MM POT.2\'. Este projeto é, ainda, comparado a uma ULA de referência, projetada na mesma tecnologia e com mesmas características funcionais, mas sem a utilização de quaisquer técnicas de redução de consumo. / The power consumption reduction in electronic circuits has turned one of the most important design requirements, especially with the recent increase of the number and variety of mobile or battery operated devices. In such devices, the efficient energy management is, many times, considered more important than its processing capability. Logic and arithmetic units (ALUs) are fundamental components in processors, being responsible for executing the instructions involving logic and numeric processing. Usually, the ALU is the most power consuming component in a processor, which makes it the target of several studies about power reduction techniques. This work presents a brief about power consumption in CMOS digital circuits and the major techniques for its reduction as well the fundamentals of ALU design, including a study about some topologies for adders, shifters and multipliers and a general view about floating-point number operations and about ALUs internal organization. It is realized the design of a 16-bit integer ALU in a 0,35 \'mü\'m CMOS technology with the application of some presented power reduction techniques that operates on a maximum frequency of 212 MHz on 3,3 V supply voltage, consuming, on average, 57 \'mü\'W and occupying an area of 0,121 \'MM POT.2\'. This design is also compared to a reference ALU, designed on the same technology and with same functional characteristics, but without using any power reduction techniques.

Geradores de referência, ou fontes de tensão de referência, são largamente empregados na composição de diversos circuitos eletrônicos, pois são responsáveis por gerar e manter uma tensão constante para o restante do circuito. Como se trata de um circuito analógico e que possui diversas condições a serem atendidas (baixo coeficiente de temperatura, baixa tensão de alimentação, baixa regulação de linha, dentre outras), sua complexidade é alta e isso se reflete no tempo/dificuldade de um projeto. Com a finalidade de aumentar a qualidade do circuito e diminuir o tempo de projeto, foi estudado o projeto de fontes de tensão de referência através da aplicação de metaheurísticas, que são métodos de otimização utilizados em problemas que não possuem solução analítica. As metaheurísticas aplicadas foram: algoritmos genéticos, simulated annealing e pattern search, todos disponíveis em uma toolbox de otimização do Matlab. A fonte projetada, utilizando uma topologia proposta neste trabalho, fornece uma tensão de referência de 0,302 V em 300 K a uma tensão mínima de operação de 1,01 V. O coeficiente de temperatura, no intervalo de -10°C a 90°C, é de 19 ppm/°C a 1,01 V e a regulação de linha, com tensão de alimentação no intervalo de 1,01 V a 2,5 V, é de 81 ppm/V a 300 K. O consumo de potência é de 4,2 \'mü\'W, também em 300 K e a 1,01 V e a área é de 0,061 \'MM POT.2\'. Como resultado, mostrou-se a eficiência da utilização destes métodos no dimensionamento de elementos do circuito escolhido e foi obtida uma fonte de tensão de referência que atende aos critérios estabelecidos e é superior quanto ao critério de regulação de linha, quando comparada a outras fontes da literatura. Neste trabalho, foi utilizada a tecnologia CMOS de 0,35 \'mü\'m da Austria Micro Systems (AMS). / Voltage references are widely employed to compose electronic circuits, since they are responsible for generating and maintaining a constant voltage to the rest of the circuit. As it is an analog circuit and it has several conditions to fulfill (low temperature coefficient, low supply voltage, low line regulation, among others), its complexity is high, which reflects at the time/difficulties of a design. In order to increase the quality of the circuit and to minimize the design time, it was studied voltage references design using metaheuristics, which are optimization methods used in problems with no analytical solution. The applied metaheuristics were: genetic algorithms, simulated annealing and pattern search, they are all available in an optimization toolbox at Matlab. The designed voltage reference, applying a topology proposed in this work, provides a reference voltage of 0.302 V at 300 K at a minimum supply voltage of 1.01 V. The temperature coefficient, from -10°C to 90°C, is 19 ppm/°C at 1.01 V and the line regulation, using a supply voltage from 1.01 V to 2.5 V, is 81 ppm/V at 300 K. The power consumption is 4.2 W also at 300 K and 1.01 V and the area is 0.061 \'MM POT.2\'. As a result, it was shown that those methods are efficient in sizing the devices of the chosen topology and it was obtained a voltage reference that fulfills all established criteria and that is superior at the line regulation criterion, when compared to other voltage reference of the literature. In this work, the 0.35-\'mü\'m CMOS technology provided by Austria Micro Systems (AMS) was used.

Orientador: Jacobus Willibrordus Swart / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-24T14:49:15Z (GMT). No. of bitstreams: 1 Garcia_AlissonSoares_M.pdf: 5063750 bytes, checksum: 2502df6540499f8d119aa5b993966ec5 (MD5) Previous issue date: 2014 / Resumo: Filmes ultrafinos (espessuras inferiores a 20 nm) de nitreto de titânio (TiN) para serem usados como eletrodos de porta para tecnologia CMOS (Complementary Metal Oxide Semicon-duc-tor) foram obtidos. Estes filmes ultrafinos foram obtidos através da evaporação por feixe de elétrons de camadas ultrafinas (de 1 ou 2 nm de espessura) de titânio (Ti) com posterior ni-tretação por plasma ECR (Electron Cyclotron Resonance) de nitrogênio (N2). Após a deposição e nitretação do titânio, a fim de evitar a oxidação dos filmes, no mesmo reator ECR da nitreta-ção, executou-se a deposição CVD (Chemical Vapor Deposition) de filmes de a-Si:H (silício amorfo hidrogenado) usando plasma de SiH4/Ar. Estes filmes de a-Si:H foram implantados com fósforo (P+) e recozidos por processamento térmico rápido para torná-los dopados n+ e policris-talinos. Assim, foram formados eletrodos de porta (Metal Gate) MOS com estruturas Poli-Si n+/TiN e esta dissertação apresenta as seguintes contribuições científicas: ¿ Obtenção de eletrodos de porta Poli-Si n+/TiN que suportam processos RTA em alta tempe-ratura de 1000 ºC. Esta característica foi observada por análises Raman, que identificaram picos relativos ao TiN dos modos TA (~195 cm-1) e LA (~315 cm-1) e ao Si cristalino (~ 521 cm-1); ¿ Obtenção de filmes ultrafinos de TiN, com espessuras menores que 20 nm e contínuos. Qua-tro amostras apresentaram espessuras menores que 10 nm, que é um valor desejado para ob-ter eletrodos de porta MOS que caibam nos dispositivos fabricados para nós tecnológicos com dimensões menores que 22 nm. Esta característica foi identificada por imagens SEM (microscopia eletrônica de varredura); ¿ Obtenção de eletrodos de porta Poli-Si n+/TiN do tipo midgap, pois os valores de VFB estão entre -0,31 V e -0,48 V. Estas características foram extraídas de medidas de Capacitância¿Tensão (C-V); Portanto, eletrodos de Poli-Si n+/TiN do tipo midgap, com espessuras menores que 10 nm, resistentes a processos de alta temperatura e que podem ser usados em dispositivos fabrica-dos para nós tecnológicos com dimensões menores que 22 nm, foram obtidos / Abstract: Ultrathin films (thickness of less than 20 nm) of titanium nitride (TiN) to be used as gate electrodes for CMOS (Complementary Metal Oxide Semiconductor) technology were obtained. These ultrathin films were obtained by electron beam evaporation of ultrathin layers (1 or 2 nm thick) of titanium (Ti) followed by ECR (Electron Cyclotron Resonance) plasma nitriding of nitrogen (N2). After deposition and nitriding of the titanium, in order to prevent oxidation of the films, in the same nitriding ECR reactor, a-Si:H (hydrogenated amorphous silicon) films were deposited by CVD (Chemical Vapor Deposition) using SiH4/Ar plasma. These films of a-Si:H were implanted with phosphorus (P+) and annealed by rapid thermal annealing to turn them n+ dopped and polycrystalline. Thus, MOS metal gate electrodes were formed with Poly-Si n+/TiN structures and this dissertation presents the following scientific contributions: ¿ Gate electrodes of Poly-Si n+/TiN that support RTA processes in high temperature of 1000 ºC were obtained. This characteristic was observed by Raman analysis, that identified peaks associated to TiN at TA mode (~195 cm-1) and LA mode (~315 cm-1), and related to the crys-talline Si at (~ 521 cm-1); ¿ Ultrathin films of TiN, less than 20 nm thick and continuous, were obtained. Four samples were less than 10 nm thick, which represents a thickness that is desirable to obtain MOS gate electrodes that fit devices manufactured for technological nodes with dimensions smaller than 22 nm. This feature was identified by SEM images (Scanning Electron Micros-copy); ¿ Midgap metal gate electrodes Poly-Si n+/TiN were obtained, as VFB values are between -0.31 V and -0.48 V. These features were extracted from measurements of capacitance-voltage (C-V); Therefore, midgap electrodes of Poly-Si n+/TiN, less than 10 nm thick, resistant to high temperature processes and that can be used in devices manufactured for technological nodes with dimensions smaller than 22 nm were obtained / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

[pt] A indústria eletrônica tem apresentado uma demanda crescente pela fabricação de aparelhos onde o baixo consumo de energia é uma das características mais importantes. Como exemplo, temos os telefones celulares, os computadores pessoais portáteis e os implantes biomédicos. Este trabalho investiga o projeto e o layout de células analógicas de consumo mil vezes menos (micropower) que os circuitos convencionais. As células desenvolvidas tanto podem ser usadas em aplicações analógicas quanto em circuitos híbridos formados por blocos digitais e blocos analógicos em um mesmo circuito integrado (mixed-mode). O trabalho desenvolvido envolveu 7 etapas principais: o estudo da operação do transistor MOS polarizado na região de inversão fraca comparado com a região de inversão forte; o estudo de estruturas básicas com dois transitores operando na inversão fraca; a conversão dos parâmetros de fabricante para a simulação das células; estudo de células analógicas a e seu projeto para baixo consumo; simulação das células e comparação com células comerciais; estudo da variação dos parâmetros de fabricação; estudo de técnicas de layout para células analógicas. Inicialmente o trabalho apresenta um resumo do estado da arte em projetos de circuitos integrados analógicos CMOS e, introduz o conceito da operação do transistor MOS em inversão fraca (weak inversion). O estudo de estruturas básicas, tais como espelhos de corrente, é o passo seguinte para a compreensão das limitações da operação dos transistores na fraca inversão e a análise de suas vantagens e desvantagens. A conversão dos parâmetros de processos fornecido pelo fabricante, do SPICE nível 2 para o SMASH nível 5, é um passo importante para uma simulação mais fiel do transistor real operando na região de inversão fraca, usando o novo modelo EKV (desenvolvido pela Escola Politécnica Federal de Lausanne - EPFL). O desenvolvimento dos blocos funcionais analógicas, tais como amplificadores operacionais, tece como estratégia de trabalho partir de especificações de células existentes em bibliotecas de fabricantes comerciais com tecnologia reconhecida sobre o assunto, e tentar reproduzir as suas características através do projeto de células dedicadas. Foram avaliadas algumas topologias de uma mesma célula com o objetivo de realizar a comparação entre elas. As medidas de desempenho das células para a comparação com as comerciais, foram realizadas com o uso de arquivos hierárquicos de simulação, visando a redução da quantidade de arquivos. Foi realizado um estudo de como a variação do processo de fabricação pode afetar o desempenho das células projetadas por análise de Montecarlo. São mostradas técnicas de layout de células analógicas que visam reduzir o descasamento entre transistores, faro este que poderia levar o circuito a apresentar comportamento diferente daquele especificado inicialmente. Os resultados alcançados demonstraram ser possível o desenvolvimento de células analógicas de baixo consumo. Através do uso da técnica de operação do transistor na região de inversão fraca, obteve-se desempenho comparável aos circuitos comerciais, tornando possível a criação de uma biblioteca de células analógicas mais ampla sem a necessidade da dependência do know-how dos fabricantes comerciais. / [en] Low power supply consumption hás become one of the main issue in eletronic industry for many product áreas such as cellular telephones, portable personal computers and biomedical implants. The aim of this work is to investigate the main drawbacks involved in the design of CMOS analog cells biased in weak inversion. Biasing a cell in weak inversion makes it possible to archieve a power consumption that is one thousandth lower than common analog cells designed to operate in strong inversion. This work has involved the following subject: a study of models for MOS transistors operating in weak inversion and strong inversion regions; a methodology to convert LEVEL 2 Spice model to EKV model; study of basic analog cell blocks suitable to low power mixed mode IC design; design methodology for low power analog cells; comparison between these cells and some commercial ones; study of analog layout techniques. Firstly, this work reviews the state-of-art of analog cell design including MOS transistor operation and modeling in the weak inversion region. Secondly we discuss the operation of some basic structures, such as current mirors and differential amplifiers, biased in weak inversion. This study helped us to understand the benefits and drawbacks involved in working with MOS transistors biased in this region. Next we describe a methodology to convert process parameters suppied by the foundries, usually LEVEL 2 Spice model, to the EKV model that was developed by EPFL (Swiss Federal Institute of Technology - Lausanne). Since EKV model is continuous in all regions, we expect to archieve better agreement between simulation results and manufacturing results. In order to test and validate the design methodology we chose to develop first a set of cells for this foundry comforming to a foundry with expertise in low voltage analog cell design. These tests were carried ou through standardized hierarchical simulation files in order to decrease the total number of simulatiom files required. Finally, we present some techniques for the layout of analog cells that improve circuit sensibility to transistor mismatching and process variation. The work shows us that it is feasible to design low power analog circuit using MOS transistors operating in weak inversion region. The methodology was even able to synthesize cells that are similar in performance to commercial ones. Therefore, it is possible to develop a çow power analog cell library which is suitable to designing application specific integrated circuits.