O objetivo deste trabalho é desenvolver um modelo conceitual de um sistema transmissor de pulsos eletromagnéticos de banda ultra-larga, capaz de realizar o controle da formação do feixe irradiado de forma totalmente eletrônica. Para isso, é proposto um sistema formado por quatro canais iguais e independentes, sendo que cada um é formado por um controlador de atraso programável, com o qual se pode ajustar a defasagem temporal entre os pulsos de cada canal, um gerador de pulso, capaz de sintetizar a quinta derivada do pulso Gaussiano a partir de uma nova proposta de topologia, e um arranjo de antenas do tipo planar de abertura exponencial conhecida como antena Vivaldi. O sistema proposto é apoiado por modelos matemáticos e simulações elétricas post-layout com variação dos parâmetros por Monte Carlo com os programas LTSpice 4 e Microwind 2.6, utilizando as regras de processo padrão CMOS 180nm e eletromagnética tridimensional com o uso do programa CST Microwave 2011. Os resultados obtidos nas simulações, comparados com propostas anteriores, indicam que realmente houve o controle da formação do feixe irradiado cujo lóbulo principal teve uma magnitude média de 11dBi com uma largura angular do feixe de 33º x 38º e possibilidade de variar os ângulos azimutal e de elevação de -15º a 9º e -18º a 6º, respectivamente, para uma frequência central de 6GHz. O pulso utilizado para estimular as antenas foi o pulso Gaussiano em sua quinta ordem de derivação, que teve como resultados médios de simulação uma amplitude de 90mVpp, uma largura de pulso de 370ps a uma taxa de repetição de 100MHz e uma frequência central de 6GHz. / This work aims to develop a conceptual model of the new Ultra Wide-band fifth-order derivative Gaussian pulse transmitter with Vivaldi antenna array for beamforming using the technique of timed-array. It is proposed a system formed by four equal and independent channels, each of which is formed by a programmable delay controller in which one can adjust the delay time between pulses of each channel, a pulse generator, capable to synthesize the fifth derivative of a Gaussian pulse using a new topology, and a planar Vivaldi antenna. The proposed system was supported by mathematical models and post-layout electrical simulations with parameters variation by Monte Carlo in programs LTSpice 4 and MicroWind 2.6 using the CMOS 180nm Standard process rules and using three-dimensional electromagnetic program CST Microwave 2011. The simulation results indicated that there was indeed control on the beam formation irradiated whose main lobe has an average magnitude of 11dBi with an angular width of the beam 33 x 38 (degrees square) and possibility of varying the angles of azimuth and elevation from -15 to 9 degrees and -18 to 6 degrees, respectively, at a center frequency of 6GHz. The pulse used to stimulate the antennas was the fifth order Gaussian one, which had the average results of a simulation 90mVpp amplitude, a pulse width 370ps to a 100MHz repetition rate and a center frequency of 6 GHz..

Dans un contexte de réduction des tailles de transistors dans les technologies CMOS très avancées entraînant la réduction des tensions d’alimentation et par conséquent des dynamiques disponibles pour la représentation des signaux analogiques, ce travail de thèse vise à proposer une alternative à la représentation des données dans le domaine de l’amplitude. La solution qui a été retenue est une représentation de la donnée dans le domaine temporel.Dans ce manuscrit nous étudions à la fois la conversion d’une donnée analogique dans le domaine temporel via, notamment, un convertisseur analogique numérique basé sur un oscillateur contrôlé en tension mais aussi les possibilités de calculs sur des signaux supports d’une information déjàcodée dans le domaine temporel.Nous proposons à l’issu de ce travail à la fois une méthode pour numériser une information temporel afin de pouvoir effectuer des calculs complexes avec, une méthode « d’extraction du résidu » pour améliorer les performances d’un VCO-based ADC en termes de résolution par rapport à la bande passante et une architecture de « convertisseur hybride » permettant d’adapter sonfonctionnement entre un mode dégradé asynchrone et peu consommant et un mode performant synchrone et plus gourmand en énergie tout en mettant en avant le potentiel de ces solutions au travers de simulations dont les modèles se basent sur la technologie CMOS FDSOI en 28 nm. / Advanced CMOS nodes trend to reduce the size of transistors hence reducing the power supply voltages and consequently available dynamics for the representation of analog signals. This work aims at proposing a data representation alternative which is usually done by an amplitude value. The chosen solution is to use a time-domain representation.In this thesis, we study both the use of a VCO-based ADC to convert an analog data into a time-domain one and a calculating method using data already encoded into the time domain.The three pillars of this thesis are a method to digitize a time-domain data so as to do more complex calculations, a method with a « residue extraction » allowing us to improve VCO-based ADCs performance in terms of resolution for a given bandwidth and an innovative architecture of a hybrid ADC which can adjust its operation switching between an asynchronous low-performance mode (which is a low power mode) and a synchronous high-performance mode (which is more energy consuming). The potential of these methods is pointed out by means of simulations that mimic the behavior of the 28 nm FDSOI CMOS technology.

The complementary metal-oxide-semiconductor (CMOS) scaling process of the recent decades, coupled with new device structures and materials, has aggravated thermal problems and turned them into major reliability issues for deeply-scaled devices. As a consequence, the thermal transport dynamic and its impact on the device performance at submicron dimensions is established as a contemporary theme. In this context, a new selfconsistent electro-thermal particle-based device simulator for the study of self-heating effects in p-type metal-oxide-semiconductor field-effect transistors (MOSFETs) based in silicon is developed and presented. The electrical module of the tool utilizes the Ensemble Monte Carlo method to perform the charge transport, whereas the thermal module evaluates the non-isothermal temperature profiles by solving the phonon energy balance equations for both acoustic and optical phonon baths. These temperature profiles are fed back into the electrical module, which adjusts the carriers’ scattering rate accordingly, thus, properly accounting for the device current capability degradation. The developed tool proved to be suitable for sub-100 nm device simulations, and it was used to perform relevant case study simulations of 24-nm channel length bulk and fully-depleted siliconon- insulator (FD-SOI) MOSFETs. General device parameters extracted from the simulations are qualitatively in agreement with the expected behavior, as well as data from the literature, ensuring the proper operation of the tool. Electro-thermal simulations of bulk and FD-SOI devices provided both acoustic and optical phonon temperature profiles across the transistor structure, as well as the heat generation map and the device power dissipation. Some results were also extracted via Joule heating thermal model, and they are presented for comparison. The current degradation due to self-heating was found to be significant for FD-SOI devices, but very modest for bulk ones. At a fixed bias point of VD =VG = 1:5 V, for instance, bulk devices presented a current variation of as much as 0:75%, whereas for FD-SOI devices it reached up to 8:82% for Tgate = 400 K. Hot spot acoustic (lattice) and optical phonon temperatures were extracted as a function of the applied bias for both topologies. The lattice temperature rise, for instance, exceeded 10 K and 150 K over the heat sink temperature for bulk and FD-SOI transistors, respectively, observing the same bias point and gate temperature presented earlier. The particle-based nature of the tool is also suitable for the study of the impact of trap activity in MOSFETs and its interplay with self-heating effects. Simulations of charge traps were used to analyze the statistical distribution of the current deviations in 25-nm bulk MOSFETs due to traps. The simulations showed that these deviations are exponentially-distributed, as experimentally observed and reported in the literature. Electro-thermal simulations of charge traps in bulk and FD-SOI transistors revealed that the largest degradation on the device current occurs when the effects of self-heating and trap activity take place simultaneously. At lower biases, the impact of charge traps dominates the current degradation, whereas the self-heating component prevails for larger biases.

O objetivo deste trabalho é desenvolver um modelo conceitual de um sistema transmissor de pulsos eletromagnéticos de banda ultra-larga, capaz de realizar o controle da formação do feixe irradiado de forma totalmente eletrônica. Para isso, é proposto um sistema formado por quatro canais iguais e independentes, sendo que cada um é formado por um controlador de atraso programável, com o qual se pode ajustar a defasagem temporal entre os pulsos de cada canal, um gerador de pulso, capaz de sintetizar a quinta derivada do pulso Gaussiano a partir de uma nova proposta de topologia, e um arranjo de antenas do tipo planar de abertura exponencial conhecida como antena Vivaldi. O sistema proposto é apoiado por modelos matemáticos e simulações elétricas post-layout com variação dos parâmetros por Monte Carlo com os programas LTSpice 4 e Microwind 2.6, utilizando as regras de processo padrão CMOS 180nm e eletromagnética tridimensional com o uso do programa CST Microwave 2011. Os resultados obtidos nas simulações, comparados com propostas anteriores, indicam que realmente houve o controle da formação do feixe irradiado cujo lóbulo principal teve uma magnitude média de 11dBi com uma largura angular do feixe de 33º x 38º e possibilidade de variar os ângulos azimutal e de elevação de -15º a 9º e -18º a 6º, respectivamente, para uma frequência central de 6GHz. O pulso utilizado para estimular as antenas foi o pulso Gaussiano em sua quinta ordem de derivação, que teve como resultados médios de simulação uma amplitude de 90mVpp, uma largura de pulso de 370ps a uma taxa de repetição de 100MHz e uma frequência central de 6GHz. / This work aims to develop a conceptual model of the new Ultra Wide-band fifth-order derivative Gaussian pulse transmitter with Vivaldi antenna array for beamforming using the technique of timed-array. It is proposed a system formed by four equal and independent channels, each of which is formed by a programmable delay controller in which one can adjust the delay time between pulses of each channel, a pulse generator, capable to synthesize the fifth derivative of a Gaussian pulse using a new topology, and a planar Vivaldi antenna. The proposed system was supported by mathematical models and post-layout electrical simulations with parameters variation by Monte Carlo in programs LTSpice 4 and MicroWind 2.6 using the CMOS 180nm Standard process rules and using three-dimensional electromagnetic program CST Microwave 2011. The simulation results indicated that there was indeed control on the beam formation irradiated whose main lobe has an average magnitude of 11dBi with an angular width of the beam 33 x 38 (degrees square) and possibility of varying the angles of azimuth and elevation from -15 to 9 degrees and -18 to 6 degrees, respectively, at a center frequency of 6GHz. The pulse used to stimulate the antennas was the fifth order Gaussian one, which had the average results of a simulation 90mVpp amplitude, a pulse width 370ps to a 100MHz repetition rate and a center frequency of 6 GHz..

Aplicações em ambientes expostos a elevados níveis de radiação ionizante impõem uma série de desafios ao desenvolvimento de projetos de circuitos integrados na tecnologia Complementary Metal–Oxide–Semiconductor (CMOS), uma vez que circuitos CMOS estão sujeitos às falhas transientes oriundas de radiação externa. Num circuito do tipo CMOS, as áreas sensíveis aos efeitos da incidência de partículas ionizantes são as regiões dreno-substrato reversamente polarizadas, existentes nos transistores em regime de corte (VARGAS; NICOLAIDIS, 1994). Com o avanço tecnológico e consequente diminuição das dimensões dos dispositivos semicondutores, estes efeitos degradantes tornam-se uma preocupação constante devido às menores características físicas dos transistores (WANG et al., 2007). Os circuitos integrados apresentam, durante a sua vida útil, um processo de degradação das suas características iniciais. Assim, a esse processo de degradação também chamamos de envelhecimento (aging). É um processo lento e cumulativo provocado por todos os mecanismos que acabam por alterar os parâmetros físicos e eléctricos dos circuitos, diminuindo o seu tempo de vida útil (FU; LI; FORTES, 2008). Dentre os efeitos de variabilidade temporal, os que mais têm causado interesse da comunidade científica são o Randon Telegraph Noise (RTN) com sua origem na atividade de traps (armadilhas) de interface e Single Event Transients (SET) com sua origem na radiação ionizante ao qual o circuito é exposto. Em relação aos efeitos de degradação destaca-se o efeito Bias Temperature Instability (BTI) (VALDUGA, 2012), que da mesma forma que o RTS, tem sua origem vinculada aos efeitos das traps.Modelos padrão para simulação elétrica de circuitos não levam em consideração os efeitos causados por armadilhas de cargas tais como Bias Temperature Instability (BTI) e Random Telegraph Noise (RTN). Tais variabilidades em nível de dispositivo podem causar perda de confiabilidade, como por exemplo, o surgimento de Propagation-Induced Pulse Broadening (PIPB). Conforme o escalonamento (scaling) tecnológico, a velocidade das portas lógicas aumenta e os SETs podem ser propagados através de circuito combinacional e, inclusive, sofrer alargamento, caso a largura do pulso transiente supere um valor mínimo crítico que depende da tecnologia (DODD et al., 2004), caracterizando assim um PIPB. Com base nisso, técnicas de injeção de falhas usadas em circuitos complexos não se mostram eficientemente previsíveis, levando a uma subestimativa da sensibilidade de circuitos à propagação de SETs. Com a utilização de um simulador elétrico que agrega a análise de BTI, temos melhores estimativas dos efeitos de PIPB na degradação de um circuito, que pode provocar violações de temporização em sistemas síncronos. Dessa forma, pode-se então trabalhar em uma projeção do circuito de forma a torná-lo mais robusto em relação aos efeitos de envelhecimento e na proteção às falhas transientes. Com base no que foi anteriormente apresentado, este trabalho analisa o comportamento de circuitos através de simulações elétricas de radiação ionizante, permitindo avaliações da suscetibilidade e confiabilidade de circuitos integrados aos efeitos de falhas transientes. Para a realização destes experimentos, foram realizadas simulações elétricas considerando-se os efeitos de envelhecimento. Para uma cadeia lógica de 2000 inversores sequencialmente dispostos na tecnologia 32nm pode-se prever que o pulso transiente está sujeito a um alargamento de sete vezes sua largura inicial no momento da incidência, para transistores em suas dimensões mínimas. A partir da proposta apresentada, pode-se determinar a possibilidade de alargamento ou atenuação de um SET ao longo do circuito de maneira eficiente para que as devidas precauções possam ser tomadas. / Applications in environments exposed to high levels of ionizing radiation impose a number of challenges for the development of integrated circuit designs in CMOS technology. CMOS circuits are vulnerable to transient faults from external radiation. In a CMOS circuit, areas sensitive to the effects of ionizing particle incidence are as reverse polarized drain-substrate regions in the transistors at cut-off (VARGAS; NICOLAIDIS, 1994). The technological advance and consequent downscaling of semiconductor devices, these degrading factors become a constant concern due to the higher vulnerability to transient faults (WANG et al., 2007). The integrated circuits have during their useful life a process of degradation of their initial characteristics. Thus, this process of degradation is also called aging. It is a slow and cumulative process caused by all the mechanisms that end up changing the physical and electrical parameters of the circuits, decreasing their useful timing life (FU; LI; FORTES, 2008). Among the temporal variability effects, the Randon Telegraph Noise (RTN) with its origin in the activity of traps (interface traps) and Single Event Transients (SET) with their origin in the ionizing radiation circuit is exposed. In terms of the effects of degradation, the Bias Temperature Instability (BTI) effect (VALDUGA, 2012) stands out, which, like the RTS, has its origin linked to the effects of the traps. Standard electrical simulation models do not take into account the effects caused by charged traps such as Bias temperature instability (BTI) and random telegraph noise (RTN). Such device-level variability can cause reduced reliability, for example, the Propagation-Induced Pulse Broadening (PIPB). According to the technological scaling, the speed of the logic gates increases and the SETs can be propagated through a combinational circuit and even may suffer broadening if the transient pulse width exceeds a critical minimum value that depends on the technology (DODD et al., 2004 ), characterizing a PIPB. Based on this, fault injection techniques in complex circuits are not efficiently in predicting, leading to an underestimation of circuit sensitivity to propagation of Single Event Transients (SETs). Using an electrical simulator that aggregates a BTI analysis, we have better estimates of PIPB effects on circuit degradation, which may lead to timing violations in synchronous systems. Then we can put effort in circuit design in order to make it more robust regarding to aging effects and transient faults protection. Based on what has been previously presented, this thesis analyzes the behavior of circuits through electrical simulations of ionizing radiation, allowing susceptibility and reliability evaluations of integrated circuits to the effects of transient faults using electrical simulations. For the accomplishment of these experiments, electrical simulations were performance considering the effects of aging. For a logic chain of 2000 inverters sequentially arranged in the 32nm technology it can be predicted that the transient pulse is subjected to a broadening of seven times its initial width at the time of incidence for transistors with minimum dimensions. From the analysis presented, we can evaluate the possibility of broadening or shrinking of SETs thought the circuit in an efficient way to improve radiation-hardening techniques.

L’industrie microélectronique arrive à concevoir des transistors atteignant dimensions de l’ordre de la dizaine de nanomètres. Et ce faisant elle tend atteindre ses limites en terme de réduction des dimensions des transistors CMOS. Or à ces dimensions, la fiabilité et la variabilité des dispositifs prennent une ampleur critique en ce qui concerne les prédictions de durée de vie et de garantie des composants. Parmi les aspects critiques, la dégradation NBTI (Négative Bias Temperature Instability) représente l’un des plus gros défis en termes de fiabilité. Cette dégradation tire son origine d’un piégeage de charge dans l’oxyde de grille et est responsable pour une grande partie de la dégradation des transistors. A l’aide d’un important travail expérimental, nous avons caractérisé à l’aide de mesure rapide les cinétiques de dégradation et de relaxation de la dégradation NBTI, puis nous avons travaillé sur la modélisation des phases de stress et de relaxation. Nous sommes parvenues à créer un modèle pour le stress et la relaxation que nous avons éprouvé sur un certain nombre de nœuds technologiques allant du 14nm FDSOI au 180nm Bulk. Nous avons aussi évalué l’impact de certains changements de procédées de fabrication sur la dégradation NBTI.Enfin nous proposons une étude poussée de la variabilité induite par le NBTI et du modèle DCM (Defect centric Model) permettant de modéliser cette variabilité. Nous proposons alors une correction mathématique de ce modèle, et la possibilité de le réécrire afin de pouvoir l’utiliser pour un plus grand nombre de défauts. Enfin nous mettrons ce modèle en échec sur les prédictions qu’il fait de défauts et nous proposons un nouveau modèle sous la forme d’un DCM à deux défauts ou DDCM (Dual Defect Centric Model).Mots-clés : Microélectronique, FDSOI, Bulk, variabilité, NBTI, caractérisation électrique, modélisation. / The microelectronics industry is able to design transistors reaching dimensions of the order of ten nanometers. And doing this, we reaching the limits in terms of size reduction of CMOS transistors. At these dimensions, the reliability and variability of the devices is critical in terms of lifetime prediction and component warranty. Among the critical aspects, NBTI (Negative Bias Temperature Instability) degradation represents one of the biggest challenges in terms of reliability. This degradation coming from a charge trapping in the gate oxide is responsible for a large part of the degradation of the transistors. Performing a huge experimental work based on the characterization of the kinetic of degradation and relaxation of the NBTI degradation with rapid measurements, allowing us to work on the modeling of the stress and relaxation phases of NBTI degradation. We have successfully create a model for stress and relaxation of the NBTI degradation. These models were then tested on several technological nodes from 14nm FDSOI to 180nm Bulk. We also study the impact of some process changes on NBTI degradation. Finally, we propose a detailed study of the variability induced by the NBTI and the DCM model (Defect centric Model) allowing to model this variability. We also propose a mathematical correction of this model but also another mathematical expression of this model allowing to use it for a large number of defects. Enfin, nous prouvons que DCM est défectueux dans sa prédiction du nombre de défauts et nous proposons un nouveau modèle sous la forme d'un DCM avec deux défauts ou DDCM (Dual Defect Centric Model).

Este trabalho apresenta o projeto de um conversor digital-analógico (DAC) para ser usado em um transmissor RF no padrão Bluetooth. Um DAC é usado em um transmissor RF por que os sinais processados digitalmente devem ser transmitidos analogicamente para outras estações de rádio. Nesta aplicação especificações do conversor como: frequência de amostragem, resolução, Faixa dinâmica livre de espúrios (SFDR), Relação sinal-ruído (SNR) e não-linearidade integral e diferencial (INL e DNL), são determinadas pelo padrão de modulação do transmissor RF que neste trabalho ´e Bluetooth. Além de baixo consumo de potência e de área, condições necessárias para implementar um sistema portável. A arquitetura current-steering segmentada é adequada para este tipo de aplicação. Esta arquitetura se baseia em um conjunto de fontes de corrente, as quais são comutadas para gerar uma tensão de saída. O projeto das fontes de corrente num DAC current steering determina o comportamento dinâmico e estático. No entanto, na literatura muitos trabalhos não têm uma boa estratégia de projeto. Como uma solução, este trabalho apresenta um estudo das variáveis e uma estratégia para o projeto de um DAC nesta arquitetura. A estratégia de projeto proposta para as fontes de corrente, consiste em um processo iterativo onde as variáveis são ajustadas de maneira simples, cumprindo os requerimentos, minimizando o consumo de potência e atingindo as especificações. Além disso, neste trabalho é incluída uma análise teórica dos requerimentos estáticos e dinâmicos, além de uma nova estratégia para a implementação do layout com a qual se obtém um baixo consumo de área. O DAC foi projeto e implementado em tecnologia CMOS de 0,35?m 4M2P. Alguns resultados obtidos no teste experimental são: área ativa do layout de 200?m×200?m, Corrente de escala completa de 700?A (uma tensão de alimentação de 3,3V), INL=0,3LSB, DNL=0,37LSB, SFDR=58dB para um sinal senoidal de saída de 1MHz e 50MHz de frequência de amostragem, SFDR=52dB para um sinal senoidal de saída de 1MHz e 10MHz de frequência de amostragem. / This work presents a digital-to-analog converter (DAC) design used in a RF transmitter stage for Bluetooth applications. A DAC is used in a RF transmitter because digitally processed signals must be transmitted as an analog wave to other radio stations. The DAC design must fulfill specifications of: sampling frequency, resolution, Spurious-Free Dynamic Range (SFDR), Signal-to-Noise Ratio (SNR) and Differential and Integral Nonlinearities (DNL, INL). These specifications are determined by the modulation standard of the RF transmission stage which in our work is Bluetooth. Also, low power and reduced area are required conditions to implement portable systems. Current-steering segmented architecture is suitable for this application [1]. It is based on an array of matched current sources that are switched to generate the output voltage. The Current sources design in a current steering DAC determines the converter\'s static and dynamic behavior. However, in the literature many works did not present a good design estrategy. As a solution, this work presents a study of the variables tradeoffs and a simple design strategy for current-steering segmented DAC design. The current source design strategy is based on an iterative scheme which variables are adjusted by a simple way, satisfying the requirements, minimizing.

Tanto nos circuitos integrados para processamento de sinais digitais quanto em microprocessadores, a parte operativa é o núcleo onde a computação dos dados é realizada. A geração deste bloco costuma ser crítica para o desempenho global dos dispositivos. Ferramentas específicas para a geração de parte operativa costumam tirar proveito da regularidade estrutural do circuito para produzir leiautes mais densos e com melhor desempenho. Este trabalho apresenta um novo fluxo de projeto para geração de parte operativa onde foi desenvolvido um gerador automático de leiaute de células CMOS com suporte à lógica não-complementar e um compilador de parte operativa. O uso destas duas ferramentas permite a rápida prototipação de uma biblioteca inteira de células lógicas otimizadas, para atender diferentes requisitos de desempenho, que em seguida são utilizadas para montagem de cada um dos blocos funcionais da parte operativa pelo compilador. Comparações feitas com a ferramenta de síntese de células lógicas mostraram que a metodologia desenvolvida é capaz de produzir resultados similares em área e tempo de geração que métodos exatos e ainda possui a vantagem de suportar o uso de múltiplas métricas de qualidade durante o posicionamento dos transistores. As células geradas automaticamente apresentaram acréscimo de área médio de apenas 14% quando comparado às standard-cells e com resultado de atraso e consumo de potência muito próximos ou melhores. Circuitos de parte operativa foram gerados automaticamente pelo compilador e apresentaram na média, menor área, consumo de potência e atraso que circuitos gerados com um fluxo de síntese automático para standard-cells. / Datapath is the core where all the computations are performed in circuits for digital signal processing and also in microprocessors. The performance of the whole system is frequently determined by the implementation of the datapath. Tools dedicated for synthesis of this unit are called datapath compilers and use to take advantage on the structural regularity of the circuit to produce dense layouts and with good performance. This work presents a new flow for datapath generation. An automatic cell synthesis tool with support to non-complementary logic is used in conjunction with a datapath compiler to achieve timing optimization and technology independence. The cell library produced as result of the synthesis process is used by the compiler to place the cells and generate each one of the datapath operators. Comparisons with other cell sythesis tools shown that our approach was able to produce results comparable in area and generation time. Automatically generated cells were compared to standard-cell layouts and presented an average area overhead of just 14% while our circuits presented better or very close delay and power consumption. The datapaths produced by the compiler were compared to a traditional standard-cell based synthesis design flow and presented smaller area, delay and power consumption in average than this approach.

Esta dissertação explora os desafios agravados pela miniaturização da tecnologia na fabricação e projeto de circuitos integrados digitais. Os efeitos físicos do regime nanométrico reduzem o rendimento da produção e encurtam a vida útil dos dispositivos, restringindo a utilidade dos padrões de projeto convencionais e ameaçando a evolução da tecnologia CMOS como um todo. Nesta dissertação é exposta uma consistente revisão bibliográfica dos principais efeitos físicos parasitas presentes no regime nanométrico. Como o NBTI tem recebido destaque na literatura relacionada à confiabilidade de circuitos, este efeito de envelhecimento recebe destaque também neste texto, sendo explorado mais detalhadamente. Diversas técnicas de avaliação de redução do NBTI são demonstradas, sendo apresentados, em cada um destes tópicos, trabalhos desenvolvidos no âmbito desta dissertação e seus resultados. O circuito proposto como técnica de avaliação de NBTI permite uso de simulações elétricas para análise de degradação de circuitos. A análise da influência do rearranjo da estrutura de transistores para reduzir a degradação quanto ao NBTI apresenta bons resultados e não impede o uso de outras técnicas combinadas. / This thesis explores the challenges worsened by the technology miniaturization in fabrication and design of digital integrated circuits. The physical effects of nanometric regime reduce the production yield and shorten the devices lifetime, restricting the usefulness of standard design flows and threatening the evolution of CMOS technologies. This thesis exposes a consistent bibliographic review about the main aggressive physical effects of nanometric regime. NBTI has received special attention in reliability literature, so this text follows the same strategy, deeply exploring this aging effect. A broad set of NBTI evaluation and mitigation techniques are explained, including developed works in each one of these categories. The proposed circuit as NBTI evaluation technique allows the use of electrical simulation for circuit degradation analysis. The analysis of the transistors arrangement restructuring as a technique for NBTI degradation reduction shows satisfactory results, while does not restrict the use of other combined techniques.

Este trabalho apresenta o projeto de um conversor digital-analógico (DAC) para ser usado em um transmissor RF no padrão Bluetooth. Um DAC é usado em um transmissor RF por que os sinais processados digitalmente devem ser transmitidos analogicamente para outras estações de rádio. Nesta aplicação especificações do conversor como: frequência de amostragem, resolução, Faixa dinâmica livre de espúrios (SFDR), Relação sinal-ruído (SNR) e não-linearidade integral e diferencial (INL e DNL), são determinadas pelo padrão de modulação do transmissor RF que neste trabalho ´e Bluetooth. Além de baixo consumo de potência e de área, condições necessárias para implementar um sistema portável. A arquitetura current-steering segmentada é adequada para este tipo de aplicação. Esta arquitetura se baseia em um conjunto de fontes de corrente, as quais são comutadas para gerar uma tensão de saída. O projeto das fontes de corrente num DAC current steering determina o comportamento dinâmico e estático. No entanto, na literatura muitos trabalhos não têm uma boa estratégia de projeto. Como uma solução, este trabalho apresenta um estudo das variáveis e uma estratégia para o projeto de um DAC nesta arquitetura. A estratégia de projeto proposta para as fontes de corrente, consiste em um processo iterativo onde as variáveis são ajustadas de maneira simples, cumprindo os requerimentos, minimizando o consumo de potência e atingindo as especificações. Além disso, neste trabalho é incluída uma análise teórica dos requerimentos estáticos e dinâmicos, além de uma nova estratégia para a implementação do layout com a qual se obtém um baixo consumo de área. O DAC foi projeto e implementado em tecnologia CMOS de 0,35?m 4M2P. Alguns resultados obtidos no teste experimental são: área ativa do layout de 200?m×200?m, Corrente de escala completa de 700?A (uma tensão de alimentação de 3,3V), INL=0,3LSB, DNL=0,37LSB, SFDR=58dB para um sinal senoidal de saída de 1MHz e 50MHz de frequência de amostragem, SFDR=52dB para um sinal senoidal de saída de 1MHz e 10MHz de frequência de amostragem. / This work presents a digital-to-analog converter (DAC) design used in a RF transmitter stage for Bluetooth applications. A DAC is used in a RF transmitter because digitally processed signals must be transmitted as an analog wave to other radio stations. The DAC design must fulfill specifications of: sampling frequency, resolution, Spurious-Free Dynamic Range (SFDR), Signal-to-Noise Ratio (SNR) and Differential and Integral Nonlinearities (DNL, INL). These specifications are determined by the modulation standard of the RF transmission stage which in our work is Bluetooth. Also, low power and reduced area are required conditions to implement portable systems. Current-steering segmented architecture is suitable for this application [1]. It is based on an array of matched current sources that are switched to generate the output voltage. The Current sources design in a current steering DAC determines the converter\'s static and dynamic behavior. However, in the literature many works did not present a good design estrategy. As a solution, this work presents a study of the variables tradeoffs and a simple design strategy for current-steering segmented DAC design. The current source design strategy is based on an iterative scheme which variables are adjusted by a simple way, satisfying the requirements, minimizing.