Nesta tese desenvolveram-se projetos e modelos de indutores planares para circuitos integrados de radiofrequência nas arquiteturas espiral e cross para as tecnologias CMOS AMS 0,35 ?m e IBM 0,13 ?m, visando representar o desempenho destes na faixa de frequências de corrente contínua até 90% da frequência de ressonância. A modelagem empregada utiliza um circuito elétrico equivalente com nove elementos para representar indutores, para o qual é apresentado um processo para extração dos valores dos seus componentes a partir de dados simulados ou medidos. Foi apresentada uma versão estendida da arquitetura cross original, mais flexível e tratável por algoritmos, com uma indutância 25% maior que a arquitetura espiral de mesma área. Utilizou-se planejamento de experimentos para elaborar conjuntos de amostras de indutores com dimensões geométricas variadas nas arquiteturas e tecnologias estudadas, para os quais desenvolveu-se um conjunto de algoritmos específicos para o projeto dos indutores a partir de suas dimensões. A simulação eletromagnética do layout de cada amostra gerou os resultados empregados no desenvolvimento do processo de extração dos valores dos componentes do circuito equivalente, os quais foram relacionados às dimensões geométricas dos indutores através de equações de projeto elaboradas por meio de análise de regressão multivariada e modelos lineares generalizados. Tanto o processo de extração dos valores dos componentes, como as equações de projeto foram validados estatisticamente pela comparação dos resultados das simulações dos respectivos circuitos equivalentes com os resultados das simulações eletromagnéticas dos layouts dos indutores em cada arquitetura e tecnologia, demonstrando a correspondência entre estes. Discrepâncias observadas em alta frequência entre os resultados de simulação eletromagnética dos indutores e seus respectivos circuitos equivalentes são associados a limitações do modelo de circuito usado, que não considera os fenômenos de correntes de Foucault (correntes de turbilhonamento) e efeito pelicular. O processo de modelagem desenvolvido, devido a sua generalidade, pode ser aplicado ao desenvolvimento de outros modelos de circuito elétrico para indutores, ou mesmo para modelagem de outros componentes passivos para circuitos integrados, como capacitores, resistores e transformadores. / In this thesis were developed designs and models for planar inductors for radiofrequency integrated circuits in the spiral and cross architectures for AMS 0.35 ?m and IBM 0.13 ?m CMOS technologies, aiming to represent the inductors performance in the frequency range of direct current up to 90% of resonant frequency. The employed modeling used an equivalent circuit for inductors with nine elements, for which a process for extracting the values of its components from simulated or measured data is presented. An extended version of the original cross architecture was presented, more flexible and treatable by algorithms, with an inductance 25% larger than the spiral architecture of the same area. Design of experiments was used to elaborate sets of inductor samples with different geometric dimensions in the studied architectures and technologies. Algorithms were developed to design the layout of each inductor considering its architecture and specific dimensions. The layout electromagnetic simulation of each sample generated the results used in the process developed for extracting the values of the components of the equivalent circuit model, which were related to the geometric dimensions of the inductors through design equations elaborated by multivariate regression analysis and generalized linear models. Both the component extraction process and the design equations were statistically validated by comparing the simulation results of the respective equivalent circuit models with the results of the electromagnetic simulations of the inductor layouts in each architecture and technology, demonstrating matching between them. Observed discrepancies at high frequency between the electromagnetic simulation results for the inductors and their respective equivalent circuits are associated with limitations of the circuit model used, which does not consider eddy currents and skin effect phenomena. The modeling process developed, due to its generality, can be applied to the development of other electric circuit models for inductors, or even to model other passive components for integrated circuits, such as capacitors, resistors and transformers.

Sintetizadores de Freqüências são circuitos que geram sinais em freqüências pré-determinadas, sendo estes sinais usados tanto na recepção como na transmissão de Rádio Freqüência. Os circuitos Sintetizadores possuem diversos blocos, dentre os quais podemos citar, osciladores controlados por tensão (VCO Voltage-Controlled Oscillator), divisores programáveis (Prescaler), comparadores de fase (DFF Detectores de Fase e Freqüência), bombas de carga (CP Charge Pump) e Filtros Passa Baixas (LPF Low Pass Filters). Em 2003 foi projetado por Angel M.G. Argüello [Ar04] um circuito Sintetizador de Freqüências com arquitetura tipo Integer-N. Este circuito, projetado para ter banda centrada em torno de 2,4 GHz e 16 canais de 4,78 MHz, foi implementado na tecnologia CMOS 0,35 µm da AMS (Austrian Micro Systems), que possui quatro níveis de metais e dois níveis de polisilício. Após testes do circuito as seguintes conclusões sobre seu funcionamento foram derivadas: o circuito funcionou qualitativamente como projetado, sintetizando 16 tons de freqüência; o ruído de fase medido ficou acima do valor desejado; a potência consumida esteve dentro dos valores previstos, porém elevada. No decorrer de 2004 foram feitas alterações no layout do circuito de Argüello com o objetivo de melhorar o ruído de fase. Estas alterações serviram como estudo preliminar para este trabalho. Dando continuidade ao desenvolvimento de Sintetizadores, em 2005 foram estudadas novas estruturas e layouts mais eficientes no tocante a ruído de fase, dando-se especial atenção às alimentações dos circuitos digitais e analógicos e ao isolamento entre os mesmos. Um novo circuito Sintetizador foi desenvolvido para aplicações em sistemas ZigBee, que operam na banda de freqüência entre 2,400 GHz a 2,485 GHz, com 16 canais de largura igual 2 à 5 MHz. Resultados de simulação sobre o circuito projetado apontaram o funcionamento adequado, com consumo de potência inferior a 32 mW para tensão de alimentação de 3,3 V. / Frequency Synthesizers are circuits that generate pre-determined frequencies, used in both radio frequency reception and transmission. The Synthesizer circuits are composed by several blocks, such as Voltage-Controlled Oscillator (VCO), Prescaler, PFD (Phase/Frequency Detector), Charge Pump (CP), and Low Pass Filters (LPF). In 2003, an Integer-N architecture Frequency Synthesizer circuit was developed by Angel M.G. Argüello [Ar04]. This circuit, designed to have a band centered around 2.4 GHz and 16 channels with a 4.78 MHz, were implemented with the 0.35 µm CMOS technology from AMS (Austrian Micro Systems), using four metal levels and two polisilicon levels. After the circuit tests, the following conclusions about its operation were derived: the designed circuit operated as expected, generating 16 tons of frequency; the phase noise stayed above of the desired value; the power consumption were within the expected values although high. During the year of 2004, several modifications in the Argüello circuit layout have been done in order to improve the phase noise. These modifications were a preliminary study to this work. Advancing in the development of Synthesizers, in 2005 new structures and more efficient layouts, in terms of noise, were studied, with special attention given to the digital and analog power supplies and their isolation. A new Synthesizer was developed for applications with the ZigBee, which operates with frequencies from 2.400 GHz to 2.485 GHz and 16 channels of 5 MHz. The simulation results pointed out the correct operation of the circuit, with power consumption lower than 32 mW for power supply of 3.3 V.

Nesta dissertação, é apresentado o projeto de uma interface que permite o controle e monitoramento de cargas de alta tensão alimentadas na faixa de 8,5V a 35V. A interface fornece duas funções básicas: a primeira é permitir que circuitos alimentados no domínio dos 5V controlem o chaveamento de transistores de potência PMOS com uma tensão de porta 5V abaixo da tensão de alimentação; a segunda é realizar o monitoramento de sobrecorrentes na carga de alta tensão, alertando, com um sinal de baixa tensão, estas ocorrências. A interface foi projetada e fabricada no processo CMOS XC06 - 0,6µm da XFAB, com a inclusão de módulos que permitem o uso de transistores de alta tensão. Como parte da solução proposta, foi analisado, implementado e caracterizado um regulador de tensão flutuante que gera uma tensão de saída 5V abaixo da tensão de alimentação. A área de silício do regulador é de 599µm x 330µm, e as medidas da tensão de saída gerada apresentam variações menores que 10%. Também foi projetado e integrado no mesmo circuito integrado um sensor para medir o nível da tensão flutuante do regulador e comunicar seu estado com um sinal de 5V, este bloco ocupa uma área de 599µm x µm. Este sensor apresentou um desvio padrão de 7% nas medidas da sua tensão limiar. A interface foi integrada em um sensor de proximidade indutivo, permitindo o chaveamento de uma carga de 430pF a 1,2kHz em toda a faixa de alimentação. / This work presents the design of an interface that allow to control and monitoring high voltage loads in the range of 8,5V to 35V. The interface provides two main features, the first one is to allow low voltage circuits supplied with 5V to control the switching of power PMOS transistors with a gate voltage 5V bellow the supply voltage. The second one is monitoring overcurrents on the high voltage load alerting with a low voltage signal these occurences. The interface was designed and fabricated on the CMOS XC06 - 0,6µm process from XFAB with the inclusion of modules that allow the use of high voltage transistors. As part of the proposed solution it was analyzed, implemented and measured a floating voltage regulator wich provides an output voltage 5V bellow the supply voltage. The area of the regulator is 599µm x 330µm and the measures of the output voltage presents variations under the 10%. Also it was designed and integrates in the same integrated circuit a sensor to measure the output level of the floating regulator and communicate the state of this output with a 5V signal, this block occupies an area of 599µm x 579µm. This sensor presented a 7% standard desviation on the measured voltage threashold. The interface was integrated on an inductive proximity sensor allowing the switching of a 430pF load at 1,2kHz for the entire all supply range.

O presente trabalho tem por objetivo propor uma nova arquitetura e baseada nela, projetar um circuito que funcione como bloco de saída de um controlador baseado na lógica difusa. A nova arquitetura proposta realiza a defuzificação baseada no método defuzificação por altura, sendo composta por circuitos escalonadores, circuitos somadores e circuito multiplicador-divisor, desenvolvidos para operarem no modo corrente. Os mesmos serão implementados, através de hardware analógico, na tecnologia CMOS 0,35mm C35 da AMS - Austria Mikro Systems International AG com tensão de alimentação de 3,3V. Estes circuitos foram, na sua grande maioria, desenvolvidos com base no princípio translinear aplicado a dispositivos CMOS. Como características principais, o dispositivo projetado com base na arquitetura proposta apresentou, através de simulação, baixo consumo de potência, erro dentro da faixa de especificação inicial e, com seu uso, a obtenção de um controlador difuso completo, quando atuou junto com os demais blocos já existentes. Nesta tese são apresentados os resultados de simulação dos blocos constituintes do defuzificador, bem como do sistema completo. A simulação foi realizada no software SPICE. O layout do circuito proposto foi desenvolvido no software Mentor Graphics.

O desenvolvimento de qualquer projeto visando aplicações espaciais ou aplicações aeronáuticas em voos de grande altitude deve considerar os efeitos que a contínua ação da radiação cósmica provoca em materiais e componentes. Os efeitos da radiação devem ser conhecidos para que medidas corretivas possam ser consideradas no projeto de equipamentos que deverão operar por tempo prolongado imersos em um ambiente com radiação ionizante permanente. Quando instrumentos eletrônicos são operados sob radiação ionizante, estes sofrem efeitos adversos no seu desempenho, resultantes da interação da radiação com seus componentes básicos (transistores e diodos). Dessa forma, para aplicações espaciais ou em ambientes hostis, os componentes básicos de um circuito devem ser previamente qualificados quanto à sua tolerância à radiação através de ensaios que determinam a sua resposta à radiação ionizante. Neste trabalho são estudados os efeitos da radiação ionizante em transistores CMOS que são os componentes básicos dos circuitos integrados e demais sistemas eletrônicos, visando o conhecimento da variação dos seus parâmetros elétricos conforme a dose total ionizante (TID) acumulada. O objetivo do trabalho foi desenvolver e aplicar uma metodologia de medida dos efeitos de dose acumulada de radiação ionizante nos parâmetros elétricos de transistores CMOS utilizando a metodologia tradicional e o método EKV para extração dos valores destes parâmetros a partir das curvas de resposta dos transistores obtidas com um analisador de parâmetros de semicondutores. O conhecimento da variação paramétrica dos transistores permite ao projetista de um circuito integrado simular os efeitos finais no circuito e inserir no projeto técnicas de endurecimento no projeto de layout do dispositivo e técnicas de mitigação no desenvolvimento do hardware e software dentro do circuito integrado ou no sistema eletrônico. Neste trabalho foram avaliados cinco transistores CMOS na tecnologia de 180 nm produzidos no processo XC018 da XFAB com diferentes dimensões e as variações paramétricas são apresentadas em função da dose acumulada até 1 Mrad(Si). Os transistores foram irradiados com radiação gama proveniente de uma fonte radioativa de 60Co na temperatura ambiente.

En el presente trabajo de tesis, se desarrolla el diseño de un amplificador operacional - bloque fundamental en sistemas integrados en chip - en base a dispositivos de una tecnología CMOS cuya longitud de canal mínima es 0,35 μm. El diseño se orienta al uso del amplificador como buffer de salida en canales de acondicionamiento de señales médicas. Con la finalidad de aprovechar al máximo la tensión de alimentación disponible se eligió una etapa de salida del tipo rail to rail. Para conducir las cargas externas de manera eficiente y minimizando efectos de distorsión de cruce por cero se adoptó un esquema clase AB para la operación de la etapa de salida. El procedimiento de diseño propuesto permite analizar conjuntamente especificaciones de consumo, ruido, ancho de banda y offset de tal forma que para un conjunto de valores de esas especificaciones, es posible determinar si es posible o no alcanzarlas, y en el caso afirmativo, calcular las dimensiones de los transistores y capacitores y las corrientes de polarización. Este procedimiento de diseño está basado en el modelo del transistor MOSFET conocido como Advanced Compact Mosfet (ACM), el cual posee ecuaciones que son válidas en todos los regímenes de inversión del transistor. De acuerdo con los resultados de simulación, el circuito alcanza las siguientes especificaciones en el caso típico de parámetros tecnológicos a 27oC: Margen de fase de 83o con una carga capacitiva de 50pF, frecuencia de ganancia unitaria 650KHz, consumo de corriente de 13 μA, ruido rms de 67 μV. La desviación estándar del offset referido a la entrada es de 3mV. El voltaje de alimentación nominal será de 3,3V, sin embargo el desempeño del circuito fue comprobado también con una tensión mínima de 2,7V. / Tesis

En la actualidad la electrónica está contribuyendo con la calidad de vida de los seres humanos mediante el desarrollo de equipos empleados en el diagnóstico o tratamiento de enfermedades. Un resultado de esta tendencia es la aparición de dispositivos portátiles, alimentados con baterías, que permiten la adquisición continua de señales de ECG (Electrocardiograma). La importancia de las señales ECG radica en que permiten detectar trastornos del ritmo cardíaco, de la conducción y desequilibrios electrolíticos, así como documentar el diagnóstico y evolución de los infartos del miocardio, isquemia y pericarditis; y también vigilar y evaluar efectos farmacológicos de los medicamentos sobre el corazón y la actividad de los marcapasos, entre otros. La presente tesis tuvo como objetivo el diseño de un filtro pasa-bajo en tecnología CMOS para acondicionar señales de ECG. Este acondicionamiento consiste en la eliminación de ruido de alta frecuencia y la limitación de la banda de frecuencia para evitar el efecto aliasing en la conversión analógica-digital. El circuito cumple con los requerimientos necesarios para filtrar correctamente la señal dejando pasar el rango de frecuencias que contiene la información más relevante del ECG. El filtro tiene una frecuencia de corte es 150Hz y está constituido por transconductores de 10nS que poseen un coeficiente de linealidad (®) menor a 1% en un rango de entrada de ±300mV . En esta tesis se describen todas las etapas de diseño del filtro pasa-bajo, el cual se llevó a cabo utilizando el modelo Level 1 del transistor MOSFET para los cálculos manuales y la herramienta CADENCE para la simulación eléctrica. / Tesis

En este trabajo de tesis se presenta el análisis y la comparación de un conjunto de estructuras de linealización de transconductores. Los transconductores son circuitos utilizados en la implementación de filtros integrados analógicos que reemplazan a los resistores los cuales ocupan demasiada área dentro del circuito integrado. En el caso de la adquisición de señales ECG, se requieren de filtros que trabajen en bandas en el orden de mHz a cientos de Hz y eso implica que los valores de transconductancia se encuentren en el orden de los pS a nS. Obtener estos valores de transconductancia manteniendo un rango lineal adecuado representa un gran desafío para el diseñador de este tipo de bloques analógicos, siendo necesario emplear alguna estructura de linealización. Sin embargo, se debe realizar un análisis cuidadoso del efecto de estas estructuras en parámetros como ruido y offset. Un punto importante en esta tesis es el desarrollo de ecuaciones que modelan el comportamiento eléctrico de las estructuras de linealización. Estas permiten obtener de manera rápida y efectiva un amplio panorama de los principales compromisos entre los parámetros de desempeño: transconductancia, rango lineal, ruido, consumo de corriente y offset. Cabe mencionar que estas ecuaciones fueron obtenidas utilizando el modelo matemático ACM (Advanced Compact Mosfet Model) del transistor MOS. Este modelo es válido en todas la regiones de operación del transistor y en todos los niveles de inversión, es decir, utilizando una única ecuación se puede modelar el comportamiento del transistor en todas las condiciones. Debido a esto, las ecuaciones desarrolladas en esta tesis para las arquitecturas de linealización son válidas para todas las condiciones de polarización de los transistores, lo cual representa un aporte importante del presente trabajo. Se realizó el análisis de tres estructuras de linealización: par diferencial con resistencias de degeneración, estructura propuesta por Krummenacher y Joehl [1] y la estructura propuesta por Silva Martinez [2]. La especificación de diseño fue que el rango lineal sea el máximo posible para una transconductancia de 10nS y una desviación estándar del offset menor a 5mV. El proceso de fabricación considerado para el diseño tiene 0,35μm como mínima longitud de canal. / Tesis

The theoretical and experimental investigation of the novel in-line CMOS image sensor was performed. This sensor is aimed to investigate particle size distribution, particle concentration and shape in hydraulic liquid in order to implement the proactive maintenance of hydraulic equipment. The existing instruments such as automatic particle counters and techniques are not sufficiently enough to address this task because of their restricted sensitivity, limit of concentration to be measured and they cannot determine particle shape. Other instruments cannot be used as inline sensors because they are not resistant to the arduous conditions such as high pressure and vibration. The novel mathematical model was proposed as it is not possible to use previously developed techniques based on using optical system and complicated algorithms. This model gives the output signal of the image sensor depending on the particle size, its distance from the light source (LED) and image sensor. Additionally, the model takes into account the limited exposure time and particle track simulation. The results of simulation based on the model are also performed in thesis. On the basis of the mathematical model the image processing algorithms were suggested in order to determine particle size even when this size is lower than pixel size. There are different approaches depending on the relation between the size of the particle and the pixel size. The approach to the volume of liquid sample estimation was suggested in order to address the problem of low accuracy of concentration measurement by the conventional automatic particle counters based on the single photodiode. Proposed technique makes corrections on the basis of particle velocity estimation. Approach to the accuracy estimation of the sensor was proposed and simulation results are shown. Generally, the accuracy of particle size and concentration measurement was considered. Ultimately, the experimental setup was used in order to test suggested techniques. The mathematical model was tested and the results showed sufficient correlation with the experiment. The zinc dust was used as a reference object as there are the particles within the range from 1 to 25 microns which is appropriate to check the sensitivity. The results of experiments using reference instrument showed the improved sensitivity and accuracy of volume measured compared to the reference one.

Desde os anos 80 a evolução dos processos de fabricação de circuitos integrados MOS tem buscado a redução da tensão de alimentação, como forma de se reduzir o consumo de energia dos circuitos. Partiu-se dos antigos 5 V, padrão estabelecido pela lógica TTL nos anos 70, até os circuitos modernos que operam com alimentação pouco abaixo de 1 V. Entretanto, desde os primeiros anos da década de 2000, a tensão de alimentação está estabilizada neste patamar, devido a limitações tecnológicas que tem se mostrado difíceis de serem transpostas. Tal desafio tem sido estudado por grupos de pesquisa ao redor do mundo, e diversas estratégias tem sido propostas para se chegar a circuitos analógicos e digitais que operem sob tensão de alimentação bem inferior a 1 V. De fato estes grupos têm focado seus estudos em circuitos que operam com tensão de alimentação inferior a 0,5 V, alguns chegando à casa de 200 ou 100 mV, ou até menor. Dentre as diversas classes de circuitos, os conversores de dados dos tipos digital-analógico (DAC) e analógicodigital (ADC) são circuitos fundamentais ao processo de integração entre os módulos que processam sinais analogicamente e os que processam sinais digitalmente, sendo assim essenciais à implementação dos complexos SoCs (System-on-Chips) da atualidade. Este trabalho apresenta um estudo sobre o desempenho da configuração MOSFET em rede M-2M (similar à rede R-2R que emprega resistores), utilizada como circuito conversor digital-analógico, quando dimensionada para operar sob tensão de alimentação muito baixa, da ordem de 200 mV ou inferior. Tal estudo se baseia no emprego de um modelo para os MOSFETs que é contínuo desde a condição de inversão fraca (subthreshold) até a inversão forte, e inclui o uso de um modelo de descasamento entre MOSFETs que é válido para qualquer condição de operação. Com base neste estudo foi desenvolvida uma metodologia de projeto, capaz de estabelecer as relações de compromisso entre “tensão de alimentação”, “resolução efetiva” e “área ocupada em silício”, fundamentais para se atingir um circuito otimizado. Resultados de simulação elétrica são apresentados e confrontados com os resultados analíticos, visando a comprovação da metodologia. O circuito já foi enviado para fabricação, e deve começar a ser testado em breve.