Este trabalho apresenta um conversor CC - CC baseado em Capacitores Chaveados de 6 fases e tempos intercalados com o objetivo de coletar energia fotovoltaica projetado em tecnologia CMOS de 130 nm para ser usado em aplicações em Internet das Coisas e Nós Sensores. Ele rastreia o máximo ponto de entrega de energia de um painel fotovoltaico policristalino de 3 cm x 3 cm através de modulação da frequência de chaveamento com o objetivo de carregar baterias. A razão da tensão de circuito aberto foi a estratégia de rastreio escolhida. O conversor foi projetado em uma tecnologia CMOS de 130 nm e alcança uma eficiência de 90 % para potencias de entrada maiores do que 30 mW e pode operar com tensões que vão de 1.25 até 1.8 V, resultando em saídas que vão de 2.5 até 3.6, respectivamente. Os circuitos periféricos também incluem uma proteção contra sobre tensão na saída de 3.6 V e circuitos para controle, que consomem um total máximo de potência estática de 850 A em 3.3 V de alimentação. O layout completo ocupa uma área de 300 x 700 m2 de silício. Os únicos componentes não integrados são 6x100 nF capacitores.

O ruído de baixa frequência é um limitador de desempenho em circuitos analógicos, digitais e de radiofrequência, introduzindo ruído de fase em osciladores e reduzindo a estabilidade de células SRAM, por exemplo. Transistores de efeito de campo de metalóxido- semicondutor (MOSFETs) são conhecidos pelos elevados níveis de ruído 1= f e telegráfico, cuja potência pode ser ordens de magnitude maior do que a observada para ruído térmico para frequências de até dezenas de kHz. Além disso, com o avanço da tecnologia, a frequência de corner —isto é, a frequência na qual as contribuições dos ruídos térmico e shot superam a contribuição do ruído 1= f — aumenta, tornando os ruídos 1= f e telegráfico os mecanismos dominantes de ruído na tecnologia CMOS para frequências de até centenas de MHz. Mais ainda, o ruído de baixa frequência em transistores nanométricos pode variar significativamente de dispositivo para dispositivo, o que torna a variabilidade de ruído um aspecto importante para tecnologias MOS modernas. Para assegurar o projeto adequado de circuitos do ponto de vista de ruído, é necessário, portanto, identificar os mecanismos fundamentais responsáveis pelo ruído de baixa frequência em MOSFETs e desenvolver modelos capazes de considerar as dependências do ruído com geometria, polarização e temperatura. Neste trabalho é proposta uma técnica para análise de ruído de baixa frequência baseada na autocorrelação dos espectros de ruído em função de parâmetros como frequência, polarização e temperatura. A metodologia apresentada revela informações importantes sobre os mecanismos responsáveis pelo ruído 1= f que são difíceis de obter de outras formas. As análises de correlação realizadas em três tecnologias CMOS comerciais (140 nm, 65 nm e 45 nm) fornecem evidências contundentes de que o ruído de baixa frequência em transistores MOS tipo-n e tipo-p é composto por um somatório de sinais telegráficos termicamente ativados. / Low-frequency noise (LFN) is a performance limiter for analog, digital and RF circuits, introducing phase noise in oscillators and reducing the stability of SRAM cells, for example. Metal-oxide-semiconductor field-effect-transistors (MOSFETs) are known for their particularly high 1= f and random telegraph noise levels, whose power may be orders of magnitude larger than thermal noise for frequencies up to dozens of kHz. With the technology scaling, the corner frequency — i.e. the frequency at which the contributions of thermal and shot noises to noise power overshadow that of the 1= f noise — is increased, making 1= f and random telegraph signal (RTS) the dominant noise mechanism in CMOS technologies for frequencies up to several MHz. Additionally, the LFN levels from device-to-device can vary several orders of magnitude in deeply-scaled devices, making LFN variability a major concern in advanced MOS technologies. Therefore, to assure proper circuit design in this scenario, it is necessary to identify the fundamental mechanisms responsible for MOSFET LFN, in order to provide accurate LFN models that account not only for the average noise power, but also for its variability and dependences on geometry, bias and temperature. In this work, a new variability-based LFN analysis technique is introduced, employing the autocorrelation of multiple LFN spectra in terms of parameters such as frequency, bias and temperature. This technique reveals information about the mechanisms responsible for the 1= f noise that is difficult to obtain otherwise. The correlation analyses performed on three different commercial mixed-signal CMOS technologies (140-nm, 65-nm and 40-nm) provide strong evidence that the LFN of both n- and p-type MOS transistors is primarily composed of the superposition of thermally activated random telegraph signals (RTS).

Nesta dissertação, é apresentado o projeto de uma interface que permite o controle e monitoramento de cargas de alta tensão alimentadas na faixa de 8,5V a 35V. A interface fornece duas funções básicas: a primeira é permitir que circuitos alimentados no domínio dos 5V controlem o chaveamento de transistores de potência PMOS com uma tensão de porta 5V abaixo da tensão de alimentação; a segunda é realizar o monitoramento de sobrecorrentes na carga de alta tensão, alertando, com um sinal de baixa tensão, estas ocorrências. A interface foi projetada e fabricada no processo CMOS XC06 - 0,6µm da XFAB, com a inclusão de módulos que permitem o uso de transistores de alta tensão. Como parte da solução proposta, foi analisado, implementado e caracterizado um regulador de tensão flutuante que gera uma tensão de saída 5V abaixo da tensão de alimentação. A área de silício do regulador é de 599µm x 330µm, e as medidas da tensão de saída gerada apresentam variações menores que 10%. Também foi projetado e integrado no mesmo circuito integrado um sensor para medir o nível da tensão flutuante do regulador e comunicar seu estado com um sinal de 5V, este bloco ocupa uma área de 599µm x µm. Este sensor apresentou um desvio padrão de 7% nas medidas da sua tensão limiar. A interface foi integrada em um sensor de proximidade indutivo, permitindo o chaveamento de uma carga de 430pF a 1,2kHz em toda a faixa de alimentação. / This work presents the design of an interface that allow to control and monitoring high voltage loads in the range of 8,5V to 35V. The interface provides two main features, the first one is to allow low voltage circuits supplied with 5V to control the switching of power PMOS transistors with a gate voltage 5V bellow the supply voltage. The second one is monitoring overcurrents on the high voltage load alerting with a low voltage signal these occurences. The interface was designed and fabricated on the CMOS XC06 - 0,6µm process from XFAB with the inclusion of modules that allow the use of high voltage transistors. As part of the proposed solution it was analyzed, implemented and measured a floating voltage regulator wich provides an output voltage 5V bellow the supply voltage. The area of the regulator is 599µm x 330µm and the measures of the output voltage presents variations under the 10%. Also it was designed and integrates in the same integrated circuit a sensor to measure the output level of the floating regulator and communicate the state of this output with a 5V signal, this block occupies an area of 599µm x 579µm. This sensor presented a 7% standard desviation on the measured voltage threashold. The interface was integrated on an inductive proximity sensor allowing the switching of a 430pF load at 1,2kHz for the entire all supply range.

Nesta tese são apresentados estudos do impacto de armadilhas no desempenho elétrico de MOSFETs em nível de circuito e um simulador Ensamble Monte Carlo (EMC) é apresentado visando a análise do impacto de armadilhas em nível de dispositivo. O impacto de eventos de captura e emissão de portadores por armadilhas na performance e confiabilidade de circuitos é estudada. Para tanto, um simulador baseado em SPICE que leva em consideração a atividade de armadilhas em simulações transientes foi desenvolvido e é apresentado seguido de estudos de caso em células SRAM, circuitos combinacionais, ferramentas de SSTA e em osciladores em anel. Foi também desenvolvida uma ferramenta de simulação de dispositivo (TCAD) atomística baseada no método EMC para MOSFETs do tipo p. Este simulador é apresentado em detalhes e seu funcionamento é testado conceitualmente e através de comparações com ferramentas comerciais similares. / This thesis presents studies on the impact of charge traps in MOSFETs at the circuit level, and a Ensemble Monte Carlo (EMC) simulation tool is developed to perform analysis on trap impact on PMOSFETs. The impact of charge trapping on the performance and reliability of circuits is studied. A SPICE based simulator, which takes into account the trap activity in transient simulations, was developed and used on case studies of SRAM, combinational circuits, SSTA tools and ring oscillators. An atomistic device simulator (TCAD) for modeling of p-type MOSFETs based on the EMC simulation method was also developed. The simulator is explained in details and its well function is tested.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2017-03-24T19:58:57Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Comparação de diferentes topologias de portas XOR em uma tecnologia de 45 nm.pdf: 6133925 bytes, checksum: 1acf2c33bd1187b626943c709eb21b2f (MD5) / Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2017-04-05T19:13:36Z (GMT) No. of bitstreams: 2 Comparação de diferentes topologias de portas XOR em uma tecnologia de 45 nm.pdf: 6133925 bytes, checksum: 1acf2c33bd1187b626943c709eb21b2f (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) / Made available in DSpace on 2017-04-05T19:13:47Z (GMT). No. of bitstreams: 2 Comparação de diferentes topologias de portas XOR em uma tecnologia de 45 nm.pdf: 6133925 bytes, checksum: 1acf2c33bd1187b626943c709eb21b2f (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2016-09-16 / Sem bolsa / Sistemas digitais estão presentes em grande parte das atividades humanas, e cada vez mais as pessoas interagem diariamente com uma série de circuitos nos mais diversos tipos de equipamentos. As dimensões nanométricas dos atuais dispositivos integrados geram uma série de desa?os a serem superados, entre eles a otimização de circuitos para que tenham alto desempenho e baixo consumo, preenchendo requisitos cada vez mais rígidos para que sejam apropriados ao uso em sistemas portáteis de alto desempenho. As portas lógicas XOR (Ou-Exclusivo) possuem papel fundamental para a funcionalidade de diversos circuitos lógicos e o projeto de portas lógicas XOR de alto desempenho, com imunidade a ruídos e baixo consumo de energia constitui importante frente de pesquisa na área de projeto de circuitos integrados. Baseando-se nas regras dos estilos lógicos mais utilizados, CMOS e PTL, muitos arranjos de portas XOR têm sido propostos. Este trabalho apresenta uma investigação sobre estes arranjos e as técnicas que fundamentam seu projeto, bem como os estilos híbridos que têm sido propostos. São avaliados vinte e dois arranjos XOR propostos na literatura com os resultados obtidos em simulações de consumo e atraso para uma tecnologia de 45-nm. / Digital systems are present in most human activities, and an increasing number of people interact daily with a series of circuits in a wide range of equipments. The nanometric dimensions of the current integrated devices generate a series of challenges to be overcome, including the circuit optimization in order to have high performance and low consumption, filling increasingly stringent requirements to be suitable for use in high-performance portable systems. The XOR logic gates (Exclusive-OR) play a fundamental role for the functionality of various logic circuits and the project of high performance XOR logic gates, with noise immunity and low power consumption, consists in an important line of research in the ?eld of integrated circuits project. Based on the rules of the most used logic styles, CMOS and PTL, many XOR gates arrangements have been proposed. This paper presents an investigation into these arrangements and the techniques that underlie their design, as well as hybrid styles that have been proposed. There’s an evaluation of twenty-two XOR arrangements proposed in literature, with the results obtained from consumption and delay simulations for a 45-nm technology.

Orientador: Prof. Dr. Carlos Eduardo Capovilla / Dissertação (mestrado) - Universidade Federal do ABC, Programa de Pós-Graduação em Engenharia Elétrica, 2014. / Este trabalho propoe o projeto de um ASIC CMOS para o controle direto de potencia de aerogeradores de relut¿ancia variavel atraves de um controlador de modos deslizantes analogico, implementado por um arranjo de amplificadores operacionais. O circuito é projetado a fim de realizar, de maneira mais otimizada possível, 'a funçao matematica necessaria para a execução do controle, processando diretamente o erro de potência e fornecendo o angulo de desligamento das chaves do conversor do gerador, garantindo assim, que a potencia gerada seja igual 'a referência adotada. Os resultados de simulações do ASIC para controle anal'ogico demonstraram excelente desempenho, validando o dispositivo integrado proposto. Por fim 'e apresentado o layout completo do ASIC. / This paper proposes a design of a CMOS ASIC, implemented by CMOS Operational Amplifiers, that performs a direct power control for switched reluctance aerogenerator using a sliding mode controller. The complete circuit is designed in order to carry out, in the most optimal way, the mathematical function which processing directly the power error and supply the turn-off angle to the power system converter. The simulations results of the ASIC showed excellent results in tests, proving to be effective. The ASIC final layout is also presented.

Nas últimas décadas, o interesse na eletrônica flexível tem aumentado. Sistemas que apresentam benefícios, tais como: baixo custo, melhor desempenho, transparência, confiabilidade e melhores credenciais ecológicas, estão sendo extensivamente pesquisados por vários grupos. Os transistores de filmes-finos possuem potencial para alcançarem essas características. Dispositivos baseados em óxido de zinco (ZnO) tem atraído pesquisadores devido as suas propriedades elétricas, sensoriais e ópticas. Neste trabalho, nanopartículas de ZnO foram utilizadas como semicondutor ativo e cross-linked PVP (polivinilfenol) e PECVD-SiO2 (plasma enhanced chemical vapor deposition silicon dioxide) como dielétricos de porta para integrar transistores de filmes-finos. Este processo de integração tem por objetivo os pré-requisitos de baixo custo e baixa temperatura (<200°C). Por esta razão, a utilização de técnicas de integração simples, como o spin-coating ou a técnica de sidewall-etchback, foram utilizadas. Infelizmente, existem problemas relacionados à confiabilidade em dispositivos baseados em ZnO, entre eles a degradação no tempo ou a histerese. Após uma investigação experimental da histerese na característica de transferência, um modelo qualitativo para o comportamento observado é proposto. Observou-se que a direção da histerese é afetada pela variação da temperatura quando o dielétrico polimérico é usado. Baseando-se na caracterização dos transistores, a polarização do PVP, as armadilhas na superfície das nanopartículas e na interface com o dielétrico, bem como a liberação de moléculas de oxigênio da superfície das nanopartículas foram atribuídas como as principais causas da histerese. Além disso, uma flutuação discreta da corrente é observada em testes de estresse devido à captura e liberação de portadores em determinados caminhos de corrente no transistor, semelhante a random telegraph signal (RTS), relatado em MOSFET nanométricos. Este resultado suporta o hipotético mecanismo de transporte de elétrons (caminhos de percolação) em filmes compostos por ZnO nanoparticulado. / During the last decades, the interest in flexible electronics has arisen. Systems that present benefits such as low cost, improved performance, transparency, reliability and better environmental credential are being extensively researched by several groups. Thin-film transistors (TFT) have good potential concerning these technologies. Therefore, zinc oxide (ZnO) based devices have been attracting researchers for its electrical, sensory and optical properties. In this work, ZnO nanoparticles were used to integrate thin-film transistors, in which cross-linked PVP (Poly(4-vinylphenol)) and PECVD-SiO2 (plasma enhanced chemical vapor deposition silicon dioxide) were used as gate dielectric layer. The complete integration process targets low cost and low temperature requirements (< 200°C). For this reason, simple process techniques as spin-coating or sidewall-etchback were used. Unfortunately, there are different reliability concerns in ZnO devices, among them aging or hysteresis. An experimental investigation of the hysteresis in the transfer characteristic is performed, and a qualitative model for the observed behavior is proposed. It was observed that the hysteresis direction is affected by temperature variation when the polymeric dielectric is used. The PVP bulk polarization, the traps in nanoparticles and at the polymeric dielectric interface, as well as the desorption of oxygen molecules in the surface of the nanoparticles, were attributed as the main cause of the hysteretic behavior. Moreover, capture and release of charge carriers by traps at determined current paths in the transistor lead to discrete current fluctuations in stress tests, similar to random telegraph signal (RTS) reported in nanoscale MOSFET. This result supports the hypothesis of charge transport mechanism (percolation paths) in nanoparticulate ZnO.

Three-Dimensional (3D) optical range-imaging is a field experiencing rapid growth, expanding into a wide variety of machine vision applications, most recently including consumer gaming. Time of Flight (ToF) cameras, akin to RADAR with light, sense distance by measuring the round trip time of modulated Infra-Red (IR) illumination light projected into the scene and reflected back to the camera. Such systems generate 'depth maps' without requiring the complex processing utilised by other 3D imaging techniques such as stereo vision and structured light. Existing range-imaging solutions within the ToF category either perform demodulation in the analogue domain, and are therefore susceptible to noise and non-uniformities, or by digitally detecting individual photons using a Single Photon Avalanche Diode (SPAD), generating large volumes of raw data. In both cases, external processing is required in order to calculate a distance estimate from this raw information. To address these limitations, this thesis explores alternative system architectures for ToF range imaging. Specifically, a new pixel concept is presented, coupling a SPAD for accurate detection of the arrival time of photons to an all-digital Phase- Domain Delta-Sigma (PDΔΣ) loop for the first time. This processes the SPAD pulses locally, converging to estimate the mean phase of the incoming photons with respect to the outgoing illumination light. A 128×96 pixel sensor was created to demonstrate this principle. By incorporating all of the steps in the range-imaging process – from time resolved photon detection with SPADs, through phase extraction with the in-pixel phase-domain ΔΣ loop, to depth map creation with on-chip decimation filters – this sensor is the first fully integrated 3D camera-on-achip to be published. It is implemented in a 130nm CMOS imaging process, the most modern technology used in 3D imaging work presented to date, enabled by the recent availability of a very low noise SPAD structure in this process. Excellent linearity of ±5mm is obtained, although the 1σ repeatability error was limited to 160mm by a number of factors. While the dimensions of the current pixel prevent the implementation of very high resolution arrays, the all-digital nature of this technique will scale well if manufactured in a more advanced CMOS imaging process such as the 90nm or 65nm nodes. Repartitioning of the logic could enhance fill factor further. The presented characterisation results nevertheless serve as first validation of a new concept in 3D range-imaging, while proposals for its future refinement are presented.

Esta tese avalia os benefícios e desafios associados com a operação em uma ampla faixa de frequências e tensões próximas ao limiar do transistor. A diminuição da tensão de alimentação em circuitos digitais CMOS apresenta grandes vantagens em termos de potência consumida pelo circuito. Esta diminuição da potência é acompanhada por uma redução da performance, reflexo da diminuição na tensão de alimentação. A operação de circuitos digitais no ponto de energia mínima é comumente associada ao regime de operação abaixo do limiar do transistor, trazendo enormes penalidades em performance e variabilidade. Esta dissertação mostra que é possível obter 8X mais eficiência energética com uma ampla faixa dinâmica de tensão e frequência, da tensão nominal até o limite inferior da operação próximo ao limiar do transistor. Como parte deste estudo, uma biblioteca de células digitais CMOS para esta ampla faixa de frequências foi desenvolvida. A biblioteca de células lógicas foi exercitada em um PDK comercial de 65nm para operação próximo ao limiar do transistor, reduzindo os efeitos da variabilidade sem comprometer o projeto em termos de área e energia quando operando em inversão forte. Para operar próximo e abaixo do limiar do transistor as células devem ser desenvolvidas com um número limitado de transistores em série. Nosso estudo mostra que uma performance aceitável em termos de margens de ruído estático é obtida para um conjunto restrito de células, onde são empregados no máximo dois transistores em série. Reportamos resultados para projetos de média complexidade que incluem um filtro notch de 25kgates, um microcontrolador 8051 de 20kgates, e 4 circuitos combinacionais/ sequenciais do conjunto de avaliação ISCAS. Neste trabalho, é estudada a máxima frequência atingida em cada tensão de alimentação, desde 0.15V até 1.2V. O ponto de mínima energia é demonstrado em operação abaixo do limiar do transistor, aproximadamente 0.29V, oque representa um ganho de 2X em eficiência energética comparado ao regime de operação próximo ao limiar do transistor. Embora o pico de eficiência energética ocorra abaixo do limiar do transistor para os circuitos estudados, nós também demonstramos que nesta tensão de alimentação ultra-baixa o atraso e a potência sofrem um impacto substancial devido ao aumento na variabilidade, atigindo uma degradação em performance de 30X, com respeito à operação próxima ao limiar do transistor. / This thesis assesses the benefits and drawbacks associated with a very wide range of frequency when operation at near-threshold is considered. Scaling down the supply voltage in digital CMOS circuits presents great benefits in terms of power reduction. Such scaling comes with a performance penalty, hence in digital synchronous circuits the reduction in frequency of operation follows, for a given circuit layout, the VDD reduction. Minimum-energy operation of digital CMOS circuits is commonly associated to the sub-VT regime, carrying huge performance and variability penalties. This thesis shows that it is possible to achieve 8X higher energy-efficiency with a very-wide range of dynamic voltage-frequency scaling, from nominal voltages down to the lower boundary of near-VT operation. As part of this study, a CMOS digital cell-library for such wide range of frequencies was developed. The cell-library is exercised in a 65nm commercial PDK and targets near-VT operation, mitigating the variability effects without compromising the design in terms of area and energy at strong inversion. For near-VT or sub-VT operation the cells have to be designed with few stacked transistors. Our study shows that acceptable performance in terms of static-noise margins is obtained for a constrained set of cells, for which a maximum of 2-stacked transistors are allowed. In this set we include master-slave registers. We report results for medium complexity designs which include a 25kgates notch filter, a 20kgates 8051 compatible core, and 4-combinational/4-sequential ISCAS benchmark circuits. In this work the maximum frequency attainable at each supply for a wide variation of voltage is studied from 150mV up to nominal voltage (1.2V). The sub-VT operation is shown to hold the minimum energy-point at roughly 0.29V, which represents a 2X energy-saving compared to the near-VT regime. Although energy-efficiency peaks in sub-VT for the circuits studied, we also show that in this ultra-low VDD the circuit timing and power suffer from substantially increased variability impact and a 30X performance drawback, with respect to near-VT.

A indústria de microeletrônica tem recorrido cada vez mais à metodologia de projeto baseado em células para fazer frente à crescente complexidade dos projetos de circuitos integrados digitais, uma vez que circuitos baseados em células são projetados mais rápida e economicamente que circuitos full-custom. Entretanto, apesar do progresso ocorrido na área de Electronic Design Automation, circuitos digitais baseados em células apresentam desempenho inferior ao de circuitos full-custom. Assim, torna-se interessante encontrar maneiras de se fazer com que circuitos baseados em células tenham desempenho próximo ao de circuitos full-custom, sem que isso implique elevação significativa nos custos do projeto. Com tal objetivo em vista, esta tese apresenta contribuições para um fluxo automático de otimização local para circuitos digitais baseados em células. Por otimização local se entende a otimização do circuito em pequenas janelas de contexto, onde são feitas otimizações considerando o contexto global. Deste modo, a otimização local pode incluir a detecção e isolamento de regiões críticas do circuito e a geração de redes lógicas e de redes de transistores de diferentes topologias que são dimensionadas de acordo com as restrições de projeto em questão. Como as otimizações locais atuam em um contexto reduzido, várias soluções podem ser obtidas considerando as restrições locais, entre as quais se escolhe a mais adequada para substituir o subcircuito (região crítica) original. A contribuição específica desta tese é o desenvolvimento de um método de dimensionamento de subcircuitos capaz de obter soluções com área ativa mínima, respeitando a capacitância máxima de entrada, a carga a ser acionada, e a restrição de atraso imposta. O método é baseado em uma formulação de logical effort, e a principal contribuição é calcular analiticamente a derivada da área para obter área mínima, ao invés de fazer a derivada do atraso para obter o atraso mínimo, como é feito na formulação tradicional do logical effort. Simulações elétricas mostram que o modelo proposto é muito preciso para uma abordagem de primeira ordem, uma vez que apresenta erros médios de 1,48% para dissipação de potência, 2,28% para atraso de propagação e 6,5% para os tamanhos dos transistores. / Microelectronics industry has been relying more and more upon cell-based design methodology to face the growing complexity in the design of digital integrated circuits, since cell-based integrated circuits are designed in a faster and cheaper way than fullcustom circuits. Nevertheless, in spite of the advancements in the field of Electronic Design Automation, cell-based digital integrated circuits show inferior performance when compared with full-custom circuits. Therefore, it is desirable to find ways to bring the performance of cell-based circuits closer to that of full-custom circuits without compromising the design costs of the former circuits. Bearing this goal in mind, this thesis presents contributions towards an automatic flow of local optimization for cellbased digital circuits. By local optimization, it is meant circuit optimization within small context windows, in which optimizations are done taking into account the global context. This way, local optimization may include the detection and isolation of critical regions of the circuit and the generation of logic and transistor networks; these networks are sized according to the existing design constraints. Since local optimizations act in a reduced context, several solutions may be obtained considering local constraints, out of which the fittest solution is chosen to replace the original subcircuit (critical region). The specific contribution of this thesis is the development of a subcircuit sizing method capable of obtaining minimum active area solutions, taking into account the maximum input capacitance, the output load to be driven, and the imposed delay constraint. The method is based on the logical effort formulation, and the main contribution is to compute the area derivative to obtain minimum area, instead of making the delay derivative to obtain minimum delay, as it is done in the traditional logical effort formulation. Electrical simulations show that the proposed method is very precise for a first order approach, as it presents average errors of 1.48% in power dissipation, 2.28% in propagation delay, and 6.5% in transistor sizes.