Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2009. / Submitted by Larissa Ferreira dos Angelos (ferreirangelos@gmail.com) on 2010-04-28T17:49:44Z No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) / Approved for entry into archive by Lucila Saraiva(lucilasaraiva1@gmail.com) on 2010-04-29T21:18:09Z (GMT) No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) / Made available in DSpace on 2010-04-29T21:18:09Z (GMT). No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) Previous issue date: 2009-08-07 / Este trabalho propõe uma metodologia de descrição de células VLSI analógicas e de sinal misto como blocos de propriedade intelectual (IP). A metodologia foi aplicada em blocos de circuitaria analógica e de sinal misto um conversor tensão-corrente e um conversor analógicodigital, previamente projetados em tecnologia CMOS como estudos de caso. Foram realizadas adaptações aos blocos para se adequarem ao contexto de IPs analógicos e construídos modelos de alto-nível dos circuitos, permitindo avaliar sua funcionalidade sem o conhecimento da topologia interna. Os resultados obtidos dos estudos de caso, principalmente simulações de modelos de alto nível de abstração do circuito, foram analisados para avaliar a metodologia proposta e propôr trabalhos futuros. _________________________________________________________________________________________ ABSTRACT / This work proposes a methodology for the description of analog and mixed-signal VLSI cells as intellectual property (IP) blocks. The methodology was applied on analog/mixed-signal circuitry blocks - a voltage-to-current converter and an analog-to-digital converter, previously designed in CMOS technology - as study cases. Adaptations were performed in the blocks to make them adequate to an analog IP context, and high-level models of the circuits were built, allowing for assessing their functionality with no knowledge of internal architecture. The achieved results from the study case, especially high abstraction-level simulations, were analysed to evaluate the proposed methodology and to propose future work.

Tese (doutorado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2006. / Submitted by Thaíza da Silva Santos (thaiza28@hotmail.com) on 2011-02-11T01:23:35Z No. of bitstreams: 1 2006_CarlosAlbertoTenorioCarvalhoJunior.pdf: 2629276 bytes, checksum: bcaf33b03adf4a0a77745682f35bcf90 (MD5) / Approved for entry into archive by Daniel Ribeiro(daniel@bce.unb.br) on 2011-02-16T01:04:02Z (GMT) No. of bitstreams: 1 2006_CarlosAlbertoTenorioCarvalhoJunior.pdf: 2629276 bytes, checksum: bcaf33b03adf4a0a77745682f35bcf90 (MD5) / Made available in DSpace on 2011-02-16T01:04:02Z (GMT). No. of bitstreams: 1 2006_CarlosAlbertoTenorioCarvalhoJunior.pdf: 2629276 bytes, checksum: bcaf33b03adf4a0a77745682f35bcf90 (MD5) / Este trabalho apresenta um novo conceito para a aceleração do método TLM bidimensional (TLM-2D). A técnica baseia-se na utilização de saltos controlados no passo de tempo em conjunto com a redução de ordem de modelo, obtendo assim um processamento mais rápido. Estes saltos são numericamente estáveis e podem resultar em considerável redução na utilização do processador. Para tornar o método mais eficiente emprega-se a redução de ordem de modelo por meio da decomposição de Schur ou via decomposição em autovalores, utilizando a transformada Z. Além disso, apresenta-se aplicações da envoltória complexa na modelagem numérica utilizando o método TLM-JSN (Transmission Line Matrix - John´s Super Node) e adaptação da técnica de diakópticas na modelagem TLMJSN. A metodologia é validada através de comparações com o método TLM convencional, mediante o cálculo de diversas estruturas. _________________________________________________________________________________ ABSTRACT / This work presents a new concept for the acceleration of the TLM method. The technique is based on the use of controlled timestep jumps together with model order reduction. This results in faster processing. These jumps are numerically stable and can result in considerable computational savings. The method can be optimized through model order reduction using Schur decomposition or through Z-transform eigenvalue decomposition. In addittion, this work presents the application of the complex envelope in TLM-JSN (Transmission-Line Matrix - John’s Super Node) together with the appllication of diakoptics techniques. The methodology is validated through comparisons with the method TLM conventional, by the calculation of several structures.

Este trabalho descreve uma ferramenta de implementação automática, o Gerador de Partes Operativas. A ferramenta encontra-se inserida em uma metodologia de projeto, que por sua vez é voltada para uma certa classe de circuitos. Primeiramente, é estuda a metodologia, assim como são tecidas considerações em relação ao projeto automático de sistemas. A busca de modelos de sistemas digitais eficientes, sua formalização e uma proposta de método de implementação são também abordados. Através de estudos em relação a diferentes implementações de algoritmos em silício surge a realização de diferentes circuitos, que serão a base da ferramenta. Finalmente, é apresentada a ferramenta, que tem como características básicas a independência de tecnologia, a parametrização elétrica e topològica e a avaliação elétrica embutida. Os procedimentos que lograram atingir estas características são detalhados, apresentando-se exemplos de utilização da ferramenta. / This work describes an automatic implementati n tool, the Gerador de Partes Operativas (data path generator). The tool belongs to a design methodology, which is tuned to a certain class of circuit. The methodology used is studies, and some considerations over the implementation problem are apresented. The search for efficient digital systems models is also studied, and a proposition for thelr automatic imp lementation is formalized. Different implementations of algorithms in silicon lead to different circuits, whose study Is the base for this tool. Finally, the tool it self is showed, having independence, electrical and compositional parameters and an embbebed electrical evaluator. The steps used to reach these features are shown, as well as examples of the use of the tool.

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T04:17:08Z (GMT). No. of bitstreams: 1 Maltione_Ricardo_M.pdf: 11482119 bytes, checksum: 07cf928b2ccbc275265d6e812149845b (MD5) Previous issue date: 1994 / Resumo: O AMPLIFICADOR DIGITAL é um amplificador de tensões baseado na técnica de QUANTIZAÇÃO, que consiste essenciahnente de uma forma de processamento em amplitude, de sinais discretizados no tempo, baseado na operação programada de acumuladores analógicos. Na implementação clássica de amplificadores, utiliza-se comumente um amplificador operacional, em uma estrutura realimentada, onde o ganho é definido pela razão de dois resistores. Uma outra técnica utiliza capacitores chaveados, onde o ganho é definido pela razão de dois capacitores. Na técnica de QUANTIZAÇÃO, propõe-se uma nova estrutura, onde o ganho é determinado pela razão de duas fteqüências, não apresentando assim limitação, a nivel estrutural, de precisão e estabilidade associada a componentes passivos, sendo uma das suas características intrínsecas a programabilidade, uma vez que o ganho é definido por dois sinais digitais. Esta técnica é voltada para a implementação de circuitos integrados em tecnologia MOS, encontrando vantagens no universo dos circuitos analógicos de precisão e possibilitando sua integração com circuitos digitais em uma única pastilha (CHIP). Entretanto existem diversas fontes de erros na implementação real da estrutura do amplificador sendo, um dos mais críticos, causado pelo fenômeno de injeção de cargas associado às chaves analógicas MOS na transição condução-corte. Nesté trabalho são analisadas várias montagens com componentes off the shelf, simulações,e a implementação de um circuito integrado implementadoatravés do Projeto Multi-Usuário (PMU), em tecnologia CMOS -N -WELL / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador: Alberto Martins Jorge / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T10:28:20Z (GMT). No. of bitstreams: 1 CharrySierra_Ximena_M.pdf: 5092316 bytes, checksum: f3281f9aabede935dc3fd997de01dba8 (MD5) Previous issue date: 1996 / Resumo: Este trabalho tem por objetivo o estudo de dois comparadores de corrente, conhecidos como Comparador de Corrente com Efeito de Modulação de Canal e Comparador de Corrente com Realimentação Positiva. Foi realizado o projeto dos comparadores de corrente, bem como as simulações e análises OC e transiente para avaliar o desempenho dos mesmos. Como resultados obtidos, tem-se que o comparador de corrente com efeito e modulação de canal obteve uma resolução de 8 bits para uma faixa dinâmica entre 10 'mu'A e 100 'mu'A. Para diferenças entre as correntes de entrada e de referência acima dos 10 'mu'A a freqüência de operação se manteve acima de 100 MHz, para uma capacitância de carga interna de 0.1 pF. O comparador de corrente com realimentação positiva obteve alta resolução (maior que 10 bits). Porém, a freqüência de operação do circuito permaneceu entre 50 a 60 MHz para diferenças de correntes maiores que 12 'mu'A utilizando a mesma carga capacitiva. Como aplicação dos comparadores de corrente foi escolhido um conversor A/D algorítmico em modo corrente. De acordo com os resultados apresentados anteriormente, conclui-se que o comparador de corrente com efeito de modulação de canal obteve maior freqüência de operação, enquanto o comparador de corrente com realimentação positiva teve um melhor desempenho, no que se refere à resolução. Dado que o conversor A/D algorítmico se caracteriza pela baixa taxa de conversão, para sua implementação foi escolhido o comparador de corrente com realimentação positiva. No conversor A/D projetado, a resolução alcançada foi de 10 bits, para uma freqüência de operação de 40 KHz. Houve a necessidade de se utilizar espelhos de corrente do tipo cascode regulado modificado. Porém, erros associados aos espelhos de corrente comprometeram o melhor desempenho do conversor A/D. Como já se previa, o comparador de corrente com realimentação positiva apresentou um excelente desempenho ao atuar no conversor A/D, tanto na freqüência de operação como na resolução / Abstract: The rnain objective of this work is the study of two current comparators, known as Channel Lenght Modulation Current Cornparator and Positive Feedback Current Cornparator. The design of the cornparators were done, as well as simulations, OC and transientanalysisto verifytheir perforrnance. As final results, the channellenght modulation current cornparator had an 8 bit resolution, with a dinarnic range between 10 'mu'A and 100 'mu'A. When the diference between the reference current and the input current was higher than 10 ?mu'A, the operation frequency kept higher than 100 MHz, for a load capacitance of 0.1 pF. The positive feedback current cornparator had higher precision (more than 10 bits). Nevertheless, the operation frequency kept between 50 and 60 MHz for current diferences higher than 12 'mu'A, with the sarne capacitive load. A current mode algorithrnic A/D converter was chosen as an aplication of the current cornparators. With the results above presented, it can be seen that the channel lenght rnodulation current cornparator had higher operation frequency, and the positive feedback current cornparator had a better perforrnance, when taking into account precision. As the algorithmic A/D converter is caracterized bya low conversion rate, the cornparator chosen was the positive feedback one. On the A/D converter designed, a 10 bits precision was reached, for an operation frequency of 40 KHz. It was necessay to use rnodifyed regulated cascode current rnirrors. Altough, small errors associated to the current rnirrors cornprornised a better perforrnance of the converter. As it was forseen, the positive feedback current cornparator presented an excelent performance inside the A/D converter, in frequency and precision / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientadores : Irenilza de Alencar Naas, Frank Herman Behrens / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Agricola / Made available in DSpace on 2018-08-01T15:48:09Z (GMT). No. of bitstreams: 1 Curto_FabioPennaFirme_D.pdf: 19284929 bytes, checksum: 818f5010058ed4ee0989d7666561e565 (MD5) Previous issue date: 2002 / Doutorado

Orientador: Jacobus Willibrordus Swart / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-02T22:53:22Z (GMT). No. of bitstreams: 1 Zoccal_LeonardoBreseghello_M.pdf: 6497555 bytes, checksum: e073f26482aabbfda753756ac2820ed8 (MD5) Previous issue date: 2002 / Mestrado

Orientador: Alberto Martins Jorge / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-24T11:36:52Z (GMT). No. of bitstreams: 1 Teani_CarlosRobertoNegrao_D.pdf: 6849857 bytes, checksum: 50a295046af63f09e713c304267922a0 (MD5) Previous issue date: 1998 / Resumo: Buscando alternativa para a realização de testes paramétricos de circuitos em linha de produção, os quais consomem percentual significativo dos recursos, é demonstrada a viabilidade da aplicação de teste sistêmico para este fim. O método baseia-se no comportamento dinâmico não linear dos dispositivos, comportamento este que é analisado através de mapas obtidos do espaço de estado do sistema dinâmico. Os resultados obtidos demonstram que é possível a identificação de pequenas diferenças paramétricas entre dispositivos e portanto a aplicação do método para testes do tipo passa/não-passa em linha de produção, com redução do tempo de teste sem perda de testabilidade / Abstract: Considering the fact that parametric test in integrated circuits manufacturing line is expensive and time consuming, a systemic go/no-go test type has been developed for time reduction. Using the dynamic nonlinear behavior of the electronic devices, the space states is studied through maps to identify parametric deviations of the device under test. The results show the feasibility of the method without reduction of the testability / Doutorado / Eletronica e Comunicações / Doutor em Engenharia Elétrica

Orientador: Carlos A. dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-25T01:29:03Z (GMT). No. of bitstreams: 1 JimenezGrados_HugoRicardo_M.pdf: 6853818 bytes, checksum: 62615fbbddc4edfbbb2597b948dd2738 (MD5) Previous issue date: 1999 / Resumo: : Este trabalho visa a familiarização com o dispositivo MOS- Split Drain através da construção de diferentes configurações geométricas, seguindo as regras da tecnologia CMOS - 0,8 Jl1Tlda AMS (Austria Mikrosysteme International), e de suas respectivas caracterizações elétricas e magnéticas. Medidas realizadas com os diversos protótipos fabricados permitiram a constatação de diversas características divulgadas na literatura e de suas limitações. O aprendizado que resulta deste trabalho é fundamental para o projeto que os pesquisadores do LPM2 - FEEC - UNICAMP ora realizam visando o desenvolvimento de um microsistema para a medição de consumo de energia elétrica / Abstract: This work aims at the familiarization with MOS- Split Drain transistors by constructing and measuring several units of different geometrical configurations, following the AMS (Austria Mikrosysteme International) design roles for CMOS 0.8 mm technology, and by characterizing the electrical and magnetic aspects of this device. Different prototypes were fabricated and measured, which allowed verifying either the validity or discrepancy of some of its properties published in the literature. The learning from this work is fundamental for the project, which is being carried on by researchers from LPM2 -FEEC - UNICAMP that are involved with the development of a novel microsystem for the measurement of electrical energy consumption / Mestrado / Mestre em Engenharia Elétrica

Orientador : Hans Kurt Edmond Liesenberg / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Ciencia da Computação / Made available in DSpace on 2018-07-14T03:11:59Z (GMT). No. of bitstreams: 1 Araujo_EduardoManoel_M.pdf: 1356222 bytes, checksum: 14c02568dd544e87476763430aedf7ef (MD5) Previous issue date: 1991 / Resumo: Devido acrescente complexidade no processo de projeto de circuitos integrados existe urna tendência natural de automatização deste processo. Uma das fases do processo de projeto de circuitos integrados é o seu traçado, que consiste no posicionamento das subcélulas que compõem o circuito e posterior roteamento das inteligações entre estas subcélulas. Na etapa de posicionamento é alocado um espaço no plano de posicionamento para cada urna destas subcélulas. Na fase de roteamento é estabelecido um caminho e alocado um espaço para as interligações através dos canais (áreas não ocupadas pelas subcélulas). O posicionamento das subcélulas pode ser realizado de forma absoluta ou relativa. No posicionamento absoluto os canais tem dimensões fixas. Se na fase de roteamento a largura de algum dos canais foi insuficiente para permitir a alocação do espaço para as interligações, então o posicionamento deve ser refeito prevendo o alargamento dos canais.No posicionamento relativo existe a flexibilidade de ajuste da largura dos canais durante o roteamento, urna vez que só são definidas relações de adjacencia entre as subcélulas. A ferramenta de posicionamento automático aqui descrita utiliza uma linguagem de entrada que permite especificar as subcélulas que compõem um circuito e a configuração de suas interligações. A ferramenta está dividida em três fases:regularidades, posicionamento inicial e melhoramento do posicionamento inicial. Durante a fase de reconhecimento de regularidades são identificados e agrupados os conjuntos de subcélulas que possuem uma estrutura regular de interconexão, para a qual se conhece um posicionamento eficiente. Para obtenção do posicionamento inicial é utilizada a técnica de crescimento epitaxial ou construtivo. Nesta técnica as subcélulas são incorporadas uma a uma no plano de posicionamento obedecendo a um critério de máxima conexidade com o conjunto das subcélulas já posicionadas. Na fase de melhoramento do posicionamento inicial são realizadas trocas de pares de subcélulas. Para restringir o número de trocas é delimitado inicialmente para cada subcélula, a vizinhança do ponto ideal para o seu posicionamento. Os candidatos para troca com a subcélula em questão são as subcélulas nesta vizinhança.Dentre as trocas realizadas são aceitas aquelas que efetivamente melhoram o posicionamento atual. O resultado final do posicionamento automático é uma expressão de posicionamento relativo envolvendo as subcélulas que compõem o circuito especificado. / Abstract: There is a natural tendency to automate the process of integrated circuit design due to its growing complexity. One of the integrated circuit design phases is the layout generation, which is carried out by first positioning the circuit's subcells and later on routing the interconnections between them. During the positioning stage a space for each of the circuit's subcells is allocated on the floorplan. While during the routing stage, a path through channels is established for each interconnection and space for the tracks is allocated. The positioning of subcells can be accomplished in two ways: absolute or relative. In absolute positionings channels have fixed dimensions. If, at the routing stage, the width of some chanhel is found to be toe narrow to allow for the allocation of space to the interconnections, then the positioning must be redone. In the relative placement, only adjacency relations between cells are defined, so there is flexibility to accept varying channel dimension demands. The automatic placement tool describedhere has an input language which allows one to specify the subcells of a circuit and its interconnection configuration. The tool executes in three phases: regularity recognition, initial placement and improvement of the initial placement. During the regularity recognition phase, subcells groups that have a regular interconnection structure, for which an efficient placement is nown, are identified and positioned. The constructive or epitaxial growth technique is applied to obtain he initial placement. With this technique the subcells are incorporated to the floorplan, one at a time, following the maximum connectivity criteria with the set of already positioned subcells. During the improvement of the initial placement, interchanges of pairs of subcells are tried. For each subcell, its ideal position and a neighborhood of this point are determined. To restrict the number of rial interchanges, the candidates to be paired with each subcell are the subcells in that neighborhood. Among the trial interchanges, those which effectively improve the current pIacement are chosen. The final resuIt of the automatic placement is a relative placement expression of alI circuit's subcells. / Mestrado / Mestre em Ciência da Computação