Made available in DSpace on 2014-06-11T19:30:51Z (GMT). No. of bitstreams: 0 Previous issue date: 2004-11-26Bitstream added on 2014-06-13T20:21:19Z : No. of bitstreams: 1 cox_ph_dr_ilha.pdf: 744592 bytes, checksum: e56cc65fde2d2d185296645fd1550bdf (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / É feita a análise dimensional da média coerente de eletrocardiogramas de alta resolução com o objetivo de definir parâmetros para a descrição detalhada dos deslocamentos e velocidades angulares durante a polarização cardíaca. No contexto de localização de componentes espectrais em alta freqüência, no plano tempo-freqüência, escalogramas de 64 linhas para as escalas e 300 colunas para o intervalo de amostragem da ativação ventricular ilustram com detalhes as perturbações na frente de onda da polarização cardíaca. No âmbito da Instrumentação Eletrônica, é especificado um eletrocardiógrafo para análise espectral, sem filtragem no sinal amplificado. No circuito digital deste aparelho é especificado um controlador de Acesso Direto à Memória, um controlador de comutador analógico e um controlador de conversor A/D, todos em FPGA. Aperfeiçoando Sistemas Digitais existentes para a análise wavelet de sinais em bases ortogonais, após estudo de arquiteturas existentes para a Transformada Wavelet Discreta, é proposta uma nova arquitetura. A nova arquitetura tem processamento assíncrono e calcula ambas as transformadas, direta e inversa, com pequenas modificações. Esta arquitetura apresenta características indispensáveis para análise e síntese em tempo real, fornecendo alta eficiência e boa precisão empregando-se elementos processadores em ponto fixo. Após estudo em Cálculo Numérico e Sistemas Digitais, é escrito o algoritmo que calcula e ao mesmo tempo sintetiza os coeficientes wavelet. É proposto o primeiro processador digital especialmente desenhado para análise e síntese wavelet em tempo real em um circuito integrado, o Analisador Wavelet. / Dimensional analysis is performed on SAECGs electrocardiograms, defining parameters to describe angular paths and angular velocities on details, during cardiac polarization. To localize high frequency spectral components on the time-frequency plane, scalograms with 64 lines for scales and 300 columns for the sampling period on ventricular activation show on details the perturbations on cardiac polarization waveforms. In the ambit of Electronic Instrumentation, a spectral analysis electrocardiograph is specified, without filtering on the amplified signal. On the digital circuit, one FPGA DMA controller and one analog switch and A/D converter controller are specified. Improving digital systems for wavelet analysis on orthogonal bases, after acknowledge on present architectures for the Discrete Wavelet Transform, a new architecture is proposed. The new architecture has asynchronous processing and calculates both direct and inverse DWT with slight modifications. This architecture presents indispensable characteristics for real time analysis and synthesis, allowing to achieve high efficiency and good precision with fixed point processing elements. After detailed study in numerical calculus and digital systems, it is proposed an algorithm to calculate and synthesize wavelet coefficients at the same time. The first digital processor specially designed to perform wavelet analysis and synthesis in real time, in one integrated circuit, the Wavelet Analyzer, is proposed.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2008. / Submitted by Diogo Trindade Fóis (diogo_fois@hotmail.com) on 2009-09-17T12:39:08Z No. of bitstreams: 1 Dissert_DinoMacedoAmaral.pdf: 1248768 bytes, checksum: f9bc5c6948f5d042bdd1a3265315120b (MD5) / Approved for entry into archive by Luanna Maia(luanna@bce.unb.br) on 2009-10-19T14:18:24Z (GMT) No. of bitstreams: 1 Dissert_DinoMacedoAmaral.pdf: 1248768 bytes, checksum: f9bc5c6948f5d042bdd1a3265315120b (MD5) / Made available in DSpace on 2009-10-19T14:18:24Z (GMT). No. of bitstreams: 1 Dissert_DinoMacedoAmaral.pdf: 1248768 bytes, checksum: f9bc5c6948f5d042bdd1a3265315120b (MD5) Previous issue date: 2008-02-22 / A necessidade de atender as demandas existentes no mercado de microeletrônica tem levado os projetistas a compactar um grande número de blocos IP’s, o que produz uma diversidade enorme em suas funcionalidades. Do ponto de vista prático, a distribuição destes blocos IP’s torna-se um problema devido aos problemas físicos como alta impiedância devido ao número de fios que os interligam, o gasto de energia para manter todos os blocos IP’s se comunicando, e uma ocupação otimizado da área do chip. Para ajudar os projetistas de SoC, os conceitos usado em rede de computadores têm sido a principal fonte para apontar a uma solução possível para estas situações. Este documento mostra os resultados apresentados usando o gpNoCsim [18] e o modelo analítico mostrado em [12], o que pode ajudar os projetistas de NoC encontrar possíveis gargalos quando for trabalhar com NoCs. ________________________________________________________________________________________ ABSTRACT / The need to meet the existing demands in the microeletronic market has prompted designers to compact a big number of IP blocks in a small silicon area. From the pratical point of view, the distribuition of these IP blocks becomes a issue due to physical issues like high impedance caused by the number of wires that interconncet them, the power consupmtion to keep all IP blocks comunicating. An optimized occupation of the whole space used by the chip. In order to help the SoC designers , the concepts used in networking have been the main source to point out a possible solution for these situations. This paper shows the results of a benchmarck using gpNoCsim [18], which can help the NoC designers to find the bottlenecks when working with NoCs.

Made available in DSpace on 2013-08-07T18:53:24Z (GMT). No. of bitstreams: 1 000443096-Texto+Completo-0.pdf: 6133830 bytes, checksum: 908c7fe6bab5b7e729af71ec9803c982 (MD5) Previous issue date: 2012 / The world we live today is very dependent of the technology advance and the Systemson- Chip (SoC) are one of the most important actors of this advance. As a consequence, the Moore's law has been outperformed due to this strong demand on the SoCs for growth, so that new silicon technologies has emerged along with new fault models that decreased the reliability of these devices. SoCs built using Very Deep Sub-Micron technology have a great number of interconnections, increasing the occurrence of Resistive-Open defects that occur on these interconnections up to the point where Resistive-Open defects have become the most important responsible for defective SoCs escaping the manufacturing tests. According to SIA Roadmap's projection, the area consumed by the SRAM on the SoC will be around 95% of the available area, knowing these memory have a great number of interconnections there is also a great probability of occurring Resistive-Open defects on the SRAM circuits which will compromise the overall SoC reliability. When found on SRAMs cells, these defects are able to cause dynamic and static functional faults according to its size, where static faults are sensitized by performing only one operation at the SRAM cell, while dynamic are sensitized by two or more operations. The most common manufacturing tests used to detect defective SoCs are today unable to detect dynamic faults caused by weak Resistive-Open defects. March test performs access on the memory with the intention of sensitizing the faults and detect them as consequence. Due to the higher number of operations necessary to sensitize dynamics faults, this test is not able to detect them properly. Another test is the Iddq test, which is able to detect the presence of defects by monitoring the overall current consumption of a SoC while it's being excited by a known vector of data on its inputs. The consumed current is compared to thresholds or to another similar device that is being excited on the same way. Iddq test is not able to distinguish the variations on current caused by process variations or defects presence. There is an other type of test using On-Chip Current Sensors (OCCS) with March tests that performs current monitoring on the circuits of the SoC and compare them with a threshold in order to set a ag when the monitored current gets higher or lower than a con gured thresholds. Because the mentioned test uses threshold, it is not able to detect Resistive-Open defects that could happen in any node, with any size, in the SRAM cell performing any operation. In this scenario the current consumption could be higher or lower than the defectless current consumption of a cell, making impossible to detect defects using thresholds. By all that, the objective of this dissertation is to propose a defect detection technique able to overcome the three mentioned limitations of preview explained tests. For that, OCCS are along with March test, but a Neighborhood Comparator Logic (NCL) has been included with the objective to perform the detections itself, removing from the OCCS the mission of nding defects. Now the OCCS is only responsible in converting the monitored current consumption signal to a one bit PWM digital signal. In this form, no threshold will be required because the NCL will obtain the reference of the correct current consumption (behavior reference) within the SRAM circuits, by comparing the neighboring cells and adopting the most common behavior as the reference one, so that it will detect those cells that behave di erently from the reference as defective ones. The neighborhood's cells are excited in a parallel form by the test processor, which performs a March test algorithm. The NCL, the OCCS and the March test, together, compose the proposed Resistive-Open detection technique, which has been validated on this work. As result, the proposed technique has shown being able to detect all of the 10 million defective cells of a 1Gbit SRAM containing the hardest defect to detect (small ones). No defective cell has escaped the simulated test and there was only 294,890 good cells being wasted, which represents 0. 029% of the simulated SRAM cells. All of that, by costing only the equivalent to the area of 56 SRAM cells per monitored column and a manufacturing test that performs 5 operations per line of the SRAM. / O mundo de hoje é cada vez mais dependente dos avanços tecnológicos sendo os sistemas em chip (SoC, do inglês System-on-Chip) um dos principais alicerces desse avanço. Para tanto que a lei de Moore, que previu que a capacidade computacional dos SoCs dobraria a cada ano, já foi ultrapassada. Devido a essa forte demanda por crescimento novas tecnologias surgiram e junto novos modelos de falhas passaram a afetar a con abilidade dos SoCs. Os SoCs produzidos nas tecnologias mais avançadas (VDSM - Very Deep Sub-Micron), devido a sua alta integração de transistores em uma área pequena, passaram a apresentar um grande número de interconexões fazendo com que os defeitos do tipo Resistive-Open, que ocorrem nessas interconexões, se tornassem os maiores responsáveis por SoCs com defeitos escaparem os testes de manufaturas. Ainda, segundo projeções da SIA Roadmap, a área consumida pela SRAM será em torno de 95% da área utilizada por um SoC. E sabendo que essas memórias possuem inúmeras interconexões, existe uma grande probabilidade de ocorrer defeitos do tipo Resistive-Open em seus circuitos. Esses defeitos são capazes de causar falhas funcionais do tipo estáticas ou dinâmicas, de acordo com a sua intensidade. As falhas estáticas são sensibilizadas com apenas uma operação e as dinâmicas necessitam de duas ou mais operações para que sejam sensibilizadas. Os testes de manufatura mais utilizados para aferir a saúde dos SoCs durante o processo de manufatura são hoje ine cientes frente aos defeitos do tipo Resistive-Open. O mais comum deles é o March Test, que efetua operações de escrita e leitura na memória com o objetivo de sensibilizar falhas e por m detectá-las, entretanto é ine ciente para detectar as falhas do tipo dinâmicas porque é necessário efetuar mais operações que o tempo disponível permite para que essas falhas sejam sensibilizadas. Outro teste utilizado durante a manufatura chama-se teste de corrente quiescente (teste de Iddq), este monitora a corrente consumida do SoC como um todo durante a injeção de vetores nos sinais de entrada, o consumo de corrente do chip é comparado com limiares ou outro chip idêntico sob o mesmo teste para detectar defeitos, entretanto não é possível distinguir entre variações inseridas, nos sinais monitorados, pelos defeitos ou pelos corners, que são variações nas características dos transistores fruto do processo de manufatura. E, por m, o último teste que é apresentado é uma mistura dos dois testes anteriores, utiliza sensores de correntes e algoritmos de operações como em March Test onde que o defeito é detectado pelos sensores de corrente embutidos quando a corrente monitorada ultrapassa dado limiar, embora esse teste tenha condições de detectar defeitos que causam falhas dinâmicas e de não sofrerem in uência dos corners, ele é ine caz ao detectar defeitos do tipo Resistive-Open que possam ocorrer em qualquer local, com qualquer tamanho de impedância em uma SRAM executando qualquer operação, porque os defeitos do tipo Resistive-Open ora aumentam o consumo de corrente e ora o diminui de acordo com essas três características citadas. Comparações por limiares não têm condições de contornar esta di culdade .Com tudo isso, o objetivo desta dissertação de mestrado é propor uma técnica de detec ção de defeitos que seja capaz de vencer as três limitações dos testes convencionais de manufatura apontadas. Para a tarefa, sensores de corrente são utilizados associadamente com March Test, entretanto com o acréscimo de uma Lógica Comparadora de Vizinhança (LCV) que tomará para si a função de detectar defeitos, deixando os sensores apenas encarregados em transformar a corrente analógica em um sinal digital e que tem a capacidade de eliminar a necessidade do uso de limiares, junto com as demais limitações apontadas. A LCV monitora o comportamento de uma vizinhança células e, comparando-os entre si, acusa aquela ou aquelas células que se comportarem diferentemente das suas vizinhas como defeituosas, desta maneira a referência de comportamento correto é obtida da pró- pria vizinhança durante a execução do teste de manufatura, eliminando a necessidade de conhecimento prévio do tipo de distúrbio causado pelos defeitos do tipo Resistive-Open, trazendo facilidade na hora de projetar o sistema de detecção de defeitos e adicionado o poder de detectar qualquer defeito que gere alterações no sinal de corrente consumida das células da SRAM. Neste contexto, o sensor de corrente tem apenas a função de gerar o sinal digital, que é de 1 bit para cada sinal monitorado (V dd e Gnd) e modulado em largura de pulso (PWM), assim a LCV também tem sua complexidade diminuída, pois é constituída por apenas portas lógicas.A LCV e os sensores de corrente são utilizados durante o teste de manufatura, as comparações que ocorrem na vizinhança são efetuadas paralelamente nas células da mem ória, então o teste de manufatura necessita efetuar operações de acesso para excitar semelhantemente todas as células que participam da mesma vizinhança. O March Test é um teste que efetua operações desta natureza e, portanto, é utilizado para controlar a execução do teste e recolher os dados proveniente da LCV, que contém o resultado da detecção efetuada em cada vizinhança. A LCV, o sensor de corrente e o March Test juntos compõem a técnica de detecção de defeitos proposta nesta dissertação, e foram validados quanto as suas funções para comprovar que operam como projetados. Por m, a técnica proposta se mostrou capaz de detectar as 10 milhões de células defeituosas (com o defeito mais difícil de detectar que causa falha funcional dinâmica) em uma SRAM de 1Gbit, sem deixar passar nenhuma célula defeituosa pelo teste de manufatura, junto a isso, 294. 890 células boas foram desperdiçadas, isto-é, foram dadas como defeituosas enquanto não tinham defeitos, o que representa apenas 0,029% de desperdício. Tudo isso, ao custo de área equivalente a área consumida por 56 células de memória, por coluna monitorada, e ao custo de um teste de manufatura que executa apenas 5 operações em cada linha da SRAM.

Nesta tese analisamos o comportamento dinâmico, no espaço elos parâmetros, ele duas versões elo circuito eletrônico Double Scroll, descritas por sistemas, não integráveis, de equações diferenciais lineares por partes. A diferença entre esses circuitos reside na curva característica ela resistência negativa, uma contínua e a outra descontínua. O circuito Double Scroll é conhecido por apresentar comportamento caótico associado à existência ele órbitas homoclínicas. Desenvolvemos métodos numéricos para identificar distintos atratores periódicos e caóticos nesses circuitos. Realizamos um estudo completo elas variedades que esses sistemas apresentam, onde demonstramos que o circuito descontínuo não pode formar órbitas homoclínicas. Desenvolvemos um método geral para obter órbitas homoclínicas e heteroclínicas em sistemas lineares por partes. Esse método foi utilizado no circuito contínuo para identificar famílias ele órbitas homoclínicas no espaço elos parâmetros. Fazemos um estudo teórico sobre as órbitas homoclínicas, baseado no teorema ele Shilnikov, e determinamos a lei ele escala geral que descreve as acumulações elas infinitas órbitas homoclínicas no espaço elos parâmetros. Utilizando o método ele detecção ele órbitas homoclínicas, comprovamos, em distintos tipos ele órbitas homoclínicas, a validade dessa lei para o circuito Double Scroll contínuo. Além do mais, através da geometria apresentada pelas famílias ele órbitas homoclínicas que identificamos e ela teoria que permitiu demonstrar a lei ele escala, mostramos a existência ele estruturas ele órbitas homoclínicas que explicam o cenário homoclínico do espaço elos parâmetros. Essas estruturas estão presentes em todos os sistemas para os quais o teorema ele Shilnikov se aplica. Finalmente, sugerimos três experimentos para verificar a existência dessas órbitas e a relação delas com a dinâmica elo sistema. / In this thesis we study the dynamic behavior, in the parameter space, of two versions of the Double Scroll electronic circuit, whose flows are represented by piecewise non integrable systems. The difference between these circuits is the characteristic curves of the negative resistance, one continuous and the other discontinuous. The Double Scroll circuit is known to present chaotic behavior associated to the existence of homoclinic orbits. We develop numerical methods to identify periodic and chaotic attractors in these circuits. We present a complete study of these systems manifolds and demonstrate that the discontinuous circuit cannot form homoclinic orbits. We develop a general method to obtain homoclinic and heteroclinic orbits in piecewise linear systems. This method was used in the continuous circuit to identify homoclinic orbit families in the parameter space. We develop a theoretical study about the homoclinic orbits based on the Shilnikov theorem, determining a general scaling law that describes the accumulations of the infinity homoclinic orbits in the parameter space. Using the detecting homoclinic orbits method, we show the validity of this law for the continuous Double Scroll circuit. Moreover, combining the geometry of the homoclinic or bit families with the scaling law, we show the existence of homoclinic orbits structures of the homoclinic orbits that explain the homoclinic scenario in the parameter space. These structures are present in all systems for which we can apply the Shilnikov theorem. Finally, we suggest three experiments to verify the existence of these orbits and their relation with the system dynamics.

Submitted by Isaac Francisco de Souza Dias (isaac.souzadias@ufpe.br) on 2016-01-26T18:23:08Z No. of bitstreams: 2 license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) TESE Bruno Nogueira de Souza Medeiros.pdf: 9343758 bytes, checksum: a52019cac84b1c22ad1caf5b981e9a25 (MD5) / Made available in DSpace on 2016-01-26T18:23:08Z (GMT). No. of bitstreams: 2 license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) TESE Bruno Nogueira de Souza Medeiros.pdf: 9343758 bytes, checksum: a52019cac84b1c22ad1caf5b981e9a25 (MD5) Previous issue date: 2015-02-26 / CNPQ / FACEPE / Sistemas sensoriais biológicos usualmente são formados por redes complexas de milhares de neurônios capazes de discernir estímulos cujas intensidades podem cobrir várias ordens de magnitude, o que se traduz em uma grande faixa dinâmica. Estudos recentes sugerem que grandes faixas dinâmicas emergem como um fenômeno coletivo de vários elementos excitáveis de pequena faixa dinâmica conectados entre si. Este efeito tem possíveis aplicações práticas na construção de sensores biologicamente inspirados de alta sensibilidade e grande faixa dinâmica. Motivado por este fato, esta tese propõe o uso de circuitos eletrônicos de extrema simplicidade para a construção de redes de elementos excitáveis. Um circuto eletrônico excitável, inspirado na dinâmica do modelo de FitzHugh-Nagumo para excitabilidade neuronal, serve como elemento básico na construção de redes. Para conectar tais circuitos, um outro circuito eletrônico que simula o comportamento de sinapses químicas é utilizado. Devido à sua simplicidade, ambos os circuitos permitem fácil modelagem matemática, além de poderem ser reproduzidos em larga escala. Ainda assim, os circuitos dão liberdade para controle de parâmetros importante da dinâmica, como escalas temporais e intensidades de acoplamento. O uso destes circuitos eletrônicos, juntamente com circuitos complementares, como geradores de ruído, permitem a investigação diversos fenômenos coletivos envolvendo elementos excitáveis. Neste trabalho focamos nossos esforços no estudo de efeitos de simetria sináptica, que levem à ressonâcia de coerência ou incoerência e no fenômeno de alargamento de faixa dinâmica. / Biological sensory system are usually composed of complex networks of thousands of neurons capable of differentiating stimuli ranging many orders of magnitude, which translates to a large dynamic range. Recent works suggest that large dynamic ranges arise as a collective phenomenon of many excitable elements of low dynamic range connected together. This effect has possible practical applications in the construction of biologically inspired sensors with high sensibility and dynamic range. With such motivation, this thesis proposes the use of electronic circuits of extreme simplicity in the construction of excitable elements networks. An excitable electronic circuit, inspired in the dynamics of the FitzHugh-Nagumo model for neuronal excitability, is the building block in the construction of networks. To connect such circuits, another electronic circuit mimicking the behavior of chemical synapses is employed. Due to their simplicity, both circuits allow for straightforward mathematical modeling and reproduction in large scale. Despite that, important dynamic parameters such as time scales and coupling strengths can be controlled. The use of those electronic circuits, along with other complementary circuits like noise generators, allows for the investigation of many collective phenomena where excitable elements are the main agents. In this work we focus our efforts in the study of synaptic symmetry effects that lead to coherence or incoherence resonance and in the phenomenon of dynamic range increase.

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas. Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-26T20:51:36Z (GMT). No. of bitstreams: 1 Silva_JoseCarlosda_M.pdf: 7498086 bytes, checksum: 16c03f2c983e66c0e0f8fc5e7c770816 (MD5) Previous issue date: 2000 / Resumo: Neste trabalho apresentamos o projeto e o desenvolvimento de um circuito para controle de uma máquina de lançar bolas de tênis. Todos os requisitos necessários para a fabrica_ão de uma máquina de lançar bola nacional foram levados em consideração, visando permitir a nacionalização futura destes tipos de máquinas por alguma indústria brasileira. Foram projetados, confeccionados e caracterizados os circuitos de; - controle de velocidade das roldanas (realizados através de PWM); - controle dos efeitos aplicados à bola; - controle da freqüência de lançamento de bolas; - controle de posição e oscilação do lançador de bolas; - circuito de carga e indicação do nível de tensão da bateria. O resultado do projeto foi a implementação de um circuito compacto, de baixo custo e de fácil reprodução, com componentes facilmente encontrados no mercado nacional, com o desempenho equivalente ao dos controladores das máquinas importadas / Abstract: In this work we present the project and development of a tennis ball machine. All requirements necessaries for manufacturing the national tennis ball machine have been taken into consideration, aiming a future nationalization of this type of machine for a Brazilian company. It has been projected, manufactured and characterized the circuits of: -Speed control ofthe pulleys (made by PWM); -Effects control applied to the ball; -Frequency control for throwing the ball; -Position and oscillation control of the throws; -Source circuit and leveI indication of battery voltage. The result ofthe project was the implementation of a compact circuit, with low cost and easy reproduction, with components easily found in the national market, with the performance equivalent to the controllers of imported machine / Mestrado / Mestre em Engenharia Elétrica

Submitted by Renata Lopes (renatasil82@gmail.com) on 2017-04-20T13:59:41Z No. of bitstreams: 1 matusalemmartinslanes.pdf: 4522800 bytes, checksum: ac1de438a4f04cff12834dc34400887e (MD5) / Approved for entry into archive by Adriana Oliveira (adriana.oliveira@ufjf.edu.br) on 2017-04-20T14:45:47Z (GMT) No. of bitstreams: 1 matusalemmartinslanes.pdf: 4522800 bytes, checksum: ac1de438a4f04cff12834dc34400887e (MD5) / Made available in DSpace on 2017-04-20T14:45:47Z (GMT). No. of bitstreams: 1 matusalemmartinslanes.pdf: 4522800 bytes, checksum: ac1de438a4f04cff12834dc34400887e (MD5) Previous issue date: 2006-08-09 / Esta dissertação apresenta estudos sobre um limitador eletrônico de corrente de curto-circuito (FCL – Fault Current Limiter) ressonante controlado por dispositivos semicondutores de potência. Inicialmente são discutidas a operação de duas topologias de circuitos ressonantes ideais como limitadores de corrente de curto-circuito. A análise desses circuitos é usada para derivar uma topologia alternativa para o limitador baseada da conexão de um circuito ressonante série e outro paralelo. Modelos digitais implementados no pacote de simulação SimPowerSystem/MATLAB são usados para investigar o desempenho do limitador proposto para proteger um sistema elétrico contra correntes de curto-circuito. Funções de transferência dos modelos linearizados dos limitadores são utilizados para identificar o efeito de cada elemento do FCL sobre sua estabilidade e resposta transitória. Os resultados obtidos são usados para modificar a topologia do FCL com objetivo melhorar sua resposta dinâmica. São investigados também sistemas para detecção de falhas e falsas falhas e também um sistema de sincronismo e disparo para os tiristores de potência robusto mediante variações de amplitude e freqüência. / This dissertation presents a study of a resonant fault current limiter (FCL) controlled by power semiconductor devices. Initially the operation of two ideal resonant circuit topologies as fault current limiter are discussed. The analysis of these circuits is used to derive an alternative topology to the fault current limiter based on the connection of a series and a parallel resonant circuit. Digital models are implemented in the SimPowerSystem/Matlab simulation package to investigate the performance of the proposed FCL to protect transmission and distribution electric networks against shortcircuit currents. Transferfunctions of the linear limiter models are used to identify the effect of each element of the FCL over its stability and its transient response. The developed analysis will be used to derive modifications in the FCL topology in such a way to improve their dynamic response. Systems for failures and false failures also are investigated as well as a synchronism and shot system for thyristors of robust power by means of amplitude and frequency variations.

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-01T08:00:22Z (GMT). No. of bitstreams: 1 Silva_PauloGustavoRaymundo_M.pdf: 1527556 bytes, checksum: 336c660e7ea40af13d4dbbcdddd5bcc3 (MD5) Previous issue date: 2001 / Mestrado

Orientador : Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-02T10:45:56Z (GMT). No. of bitstreams: 1 Hamanaka_MarcosHenriqueMamoruOtsuka_M.pdf: 4567741 bytes, checksum: 7c7df1a76919bbb91e5842acfe08faf8 (MD5) Previous issue date: 2002 / Mestrado

Submitted by Marco Antônio de Ramos Chagas (mchagas@ufv.br) on 2018-06-05T13:32:44Z No. of bitstreams: 1 texto completo.pdf: 3038671 bytes, checksum: 989b48613d3d2c169a2fc7e19dc661aa (MD5) / Made available in DSpace on 2018-06-05T13:32:44Z (GMT). No. of bitstreams: 1 texto completo.pdf: 3038671 bytes, checksum: 989b48613d3d2c169a2fc7e19dc661aa (MD5) Previous issue date: 2018-02-28 / Pesquisa desenvolvida a partir das noções sobre grafos, grafos eulerianos, árvores, emparelhamentos em grafos, grafos planares e coloração. Foram abordados alguns dos principais teoremas e lemas, bem como imagens e exemplos para facilitar a leitura. Conclusão da pesquisa com o relato das aulas práticas sobre grafos. / The research was developed based on the notion about graphs, eulerian graphs, trees, matchings in graphs, planar graphs and coloring. Some of the main theorems and lemmas were discussed, as well as images and examples to facilitate reading. The conclusion of the research with the report of the practical classes about graphs. / Sem lattes e agência de fomento.