Le transistor monoélectronique, SET ou single-electron transistor, a été considéré comme étant l’une des alternatives au CMOS lorsqu’il atteindra le « mur technologique ». Le SET se caractérise comme un dispositif ultra faible puissance et nanométrique, mais son faible gain et sa grande dépendance à la température ont fait en sorte que la technologie SET a perdu du momentum vis-à-vis la communauté scientifique. Cependant, en ne considérant pas la technologie SET comme une remplaçante du MOSFET, mais comme quelque chose qui permettrait d’ajouter des fonctionnalités aux circuits CMOS, elle semble être très prometteuse. Cette niche est habituellement appelée l’hybridation SET-CMOS. Ce mémoire débute par une validation des circuits hybrides SET-CMOS présents dans la littérature en remplaçant le modèle de simulation de SET par un modèle beaucoup plus réaliste. De ces circuits hybrides, aucun ne fonctionnera étant donné les courants de fuite trop importants. Le re-design de ces circuits avec ces architectures a été fait avec le bon modèle SET et une technologie CMOS 22 nm, mais leurs performances n’ont pas suffi pour démontrer leur bon fonctionnement (Plage de tension de sortie très faible, aucune bande passante, circuits incomplets, forte dépendance du circuit à ce qui est connecté à la sortie, etc.). Cela a amené à la création de deux nouvelles architectures de circuits de lecture hybrides SET-CMOS. Chaque circuit est conçu avec une technologie CMOS 22 nm. L’une des architectures est principalement adaptée à une application de dispositif capteur SET, où le SET serait éloigné d’un circuit CMOS. Dans l’exemple démontré, le circuit avec le capteur SET donne une sensibilité de 8.4 V par électron peu importe la charge connectée à la sortie du circuit. La nouvelle architecture inventée servirait d’étage tampon entre un circuit numérique fait de SET et un circuit numérique CMOS conventionnel. Dans la littérature, les circuits numériques SET n’ont pas de charge typique lors de leur simulation (ex : un inverseur CMOS), ce qui fausse les résultats en promettant une fréquence haute d’opération impossible à atteindre lors d’une utilisation typique. Ce circuit de lecture numérique fait la lecture du circuit numérique SET, fait le passage entre les deux alimentations différentes et est en mesure de supporter un inverseur CMOS conventionnel à 440 MHz. La consommation de ce circuit n’est que de 5.3 nW lors d’une utilisation à 200 MHz. Cette faible consommation est tout à fait en phase avec l’utilisation de circuits numériques SET qui consomment très peu. Chaque nouvelle architecture inventée a été simulée avec l’ensemble des effets parasites que les interconnexions apportent aux circuits. Les simulations procurent ainsi des résultats plus réalistes. Un procédé de fabrication de circuits hybrides SET-CMOS, où les dispositifs SET sont fabriqués sur le BEOL des puces CMOS avancées, a été développé et testé. Il intègre le procédé nanodamascène, pour la fabrication des nanodispositifs, et la fabrication d’interconnexions/vias afin de relier le CMOS avec les SET. Une démarche pour la validation des dispositifs CMOS a aussi dû être développée et testée. Afin de s’adapter aux dispositifs CMOS à notre disposition, une conception de circuit hybride SET-CMOS a été faite. La fabrication d’un premier prototype recréant un circuit hybride SET-CMOS fût réalisée.

Ce mémoire est le résultat d'une recherche purement exploratoire concernant la définition d'une application de réseaux de neurones à base de transistors monoélectroniques (Single-Electron Transistor, SET). Il dresse un portait de l'état de l'art actuel, et met de l'avant la possibilité d'associer les SET avec la technologie actuelle (Field Electron Transistor, FET). La raison de cette association est que les SET peuvent être perçus comme un moyen de changement de paradigme, c'est-à-dire remplacer une fonction CMOS occupant une grande place par un dispositif alternatif présentant de meilleures performances ou équivalentes. Par l'intermédiaire de leurs caractéristiques électriques peu ordinaires au synonyme de"l'effet de blocage de Coulomb", les SET ont le potentiel d'être exploités intelligemment afin de tirer profit sur la consommation énergétique essentiellement. Cette problématique est présentée comme une des propositions alternatives"Beyond CMOS" aux termes de la diminution géométrique des transistors FET à la lumière de l'ITRS. Cette recherche propose d'exposer des circuits électroniques de technologie MOS complétés à l'aide de SET (circuits hybrides) et de montrer que l'on est capable de les remplacer ou les compléter (partiellement) dans des architectures à réseau de neurones. Pour cela, des simulations sous logiciel Cadence Environnement permettront de valider le comportement des circuits sur plusieurs critères tels que la vitesse de réponse et la consommation énergétique, par exemple. En résultat, seront proposées deux architectures à réseaux de neurones de fonctions différentes : une architecture Winner-Take-All et un générateur de spikes en tension. La première étant inspirée d'une publication provenant de GUIMARAES et al., veut démontrer qu'à partir d'une architecture SET existante, il est envisageable de se l'approprier et de l'appliquer aux paramètres des SET du CRN[indice supérieur 2] augmentant donc nos chances de pouvoir les concevoir dans notre groupe de recherche. Le second axe est la simulation d'un circuit capable de générer des signaux à spikes sans perte d'information, ce qui requerrait un nombre considérable de transistors FET sans l'utilisation de SET, mettant donc en valeur la réduction de composants.

This thesis focuses on two problems in circuit quantum electrodynamics. We first investigate theoretically the coupling of a resonator to a continuous distribution of inhomogeneously broadened emitters. Studying this formalism is strongly motivated by recent proposals to use collections of emitters as quantum memories for individual excitations. Such systems benefit from the collective enhancement of the interaction strength, while keeping the relaxation properties of a single emitter. We discuss the influence of the emitters inhomogeneous broadening on the existence and on the coherence properties of the polaritonic peaks. We find that their coherence depends crucially on the shape of the distribution and not only on its width. Taking into account the inhomogeneous broadening allows to simulate with a great accuracy a number of pioneer experimental results on a ensemble of NV centers. The modeling is shown to be a powerful tool to obtain the properties of the spin ensembles coupled to a resonator. We also suggest an original Josephson qubit readout method based on a dc-SQUID with high loop inductance. This system supports a diamond-shape artificial atom where we define logical and ancilla qubits coupled through a cross-Kerr like term. Depending on the logical qubit state, the ancilla is resonantly or dispersively coupled to the resonator, leading to a large contrast in the transmitted microwave signal amplitude. Simulations show that this original method can be faster and have higher fidelity than methods currently used in circuit QED.

Avec la diminution du nœud de la technologie CMOS, la puissance statique et dynamique augmente spectaculairement. It est devenu l'un des principaux problèmes en raison de l'augmentation du courant de fuite et de la longue distance entre les mémoires et les circuits logiques. Au cours des dernières décennies, les dispositifs de spintronique, tels que la jonction tunnel magnétique (JTM) écrit par transfert de spin, sont largement étudiés pour résoudre le problème de la puissance statique grâce à leur non-volatilité. L'architecture logic-in-memory (LIM) hybride permet de fabriquer les dispositifs de spintronique au-dessus des circuits CMOS, réduisant le temps de transfert et la puissance dynamique. Cette thèse vise à la conception de circuits logiques et mémoires pour le système de faible puissance, en combinant les technologies JTM et CMOS. En utilisant un modèle compact JTM et le design-kit CMOS de STMicroelectronics, nous étudions les circuits hybrides MTJ/CMOS de 1-bit et multi-bit, y compris les opérations de lecture et d'écriture. Les méthodes d'optimisation sont également introduites pour améliorer la fiabilité, ce qui est extrêmement important pour les circuits logiques où les blocs de correction d'erreur ne peuvent pas être facilement intégrés sans sacrifier leurs performances ou augmenter la surface de circuit. Nous étendons la structure MTJ/CMOS hybride de multi-bit à la conception d’une mémoire MRAM avec les circuits périphériques simples. Basés sur le concept de LIM, les circuits logiques/arithmétiques non-volatiles sont conçus. Les JTMs sont intégrés non seulement comme des éléments de stockage, mais aussi comme des opérandes logiques. Tout d'abord, nous concevons et analysons théoriquement les portes logiques non-volatiles (PLNVs) comprenant NOT, AND, OR et XOR. Ensuite, les additionneurs complets non-volatiles (ACNVs) de 1-bit et 8-bit sont proposés et comparés avec l'additionneur classique basé sur la technologie CMOS. Nous étudions l'effet de la taille de transistor CMOS et des paramètres de JMT sur les performances d’ACNV. De plus, nous optimisons l’ACNV sous deux faces. Premièrement, un circuit de détection (mode de tension) de très haute fiabilité est proposé. Après, nous proposons de remplacer le JTM à deux électrodes par un JTM à trois électrodes (écrit par transfert de spin assisté par l’effet Hall de spin) en raison du temps d'écriture et de la puissance plus petit. Basé sur les PLNVs et ACNVs, d'autres circuits logiques peuvent être construits, par exemple, soustracteur non-volatile. Enfin, une mémoire adressable par contenu non-volatile (MACNV) est proposée. Deux décodeurs magnétiques visent à sélectionner des lignes et à enregistrer la position de recherche dans un état non-volatile. / With the shrinking of CMOS (complementary metal oxide semi-conductor) technology, static and dynamic power increase dramatically and indeed has become one of the main challenges due to the increasing leakage current and long transfer distance between memory and logic chips. In the past decades, spintronics devices, such as spin transfer torque based magnetic tunnel junction (STT-MTJ), are widely investigated to overcome the static power issue thanks to their non-volatility. Hybrid logic-in-memory (LIM) architecture allows spintronics devices to be fabricated over the CMOS circuit plane, thereby reducing the transfer latency and the dynamic power dissipation. This thesis focuses on the design of hybrid MTJ/CMOS logic circuits and memories for low-power computing system.By using a compact MTJ model and the STMicroelectronics design kit for regular CMOS design, we investigate the hybrid MTJ/CMOS circuits for single-bit and multi-bit reading and writing. Optimization methods are also introduced to improve the reliability, which is extremely important for logic circuits where error correction blocks cannot be easily embedded without sacrificing their performances or adding extra area to the circuit. We extend the application of multi-context hybrid MTJ/CMOS structure to the memory design. Magnetic random access memory (MRAM) with simple peripheral circuits is designed.Based on the LIM concept, non-volatile logic/arithmetic circuits are designed to integrate MTJs not only as storage elements but also as logic operands. First, we design and theoretically analyze the non-volatile logic gates (NVLGs) including NOT, AND, OR and XOR. Then, 1-bit and 8-bit non-volatile full-adders (NVFAs), the basic elements for arithmetic operations, are proposed and compared with the traditional CMOS-based full-adder. The effect of CMOS transistor sizing and the MTJ parameters on the performances of NVFA is studied. Furthermore, we optimize the NVFA from two levels. From the structure-level, an ultra-high reliability voltage-mode sensing circuit is used to store the operand of NVFA. From the device-level, we propose 3-terminal MTJ switched by spin-Hall-assisted STT to replace the 2-terminal MTJ because of its smaller writing time and power consumption. Based on the NVLGs and NVFAs, other logic circuits can be built, for instance, non-volatile subtractor.Finally, non-volatile content addressable memory (NVCAM) is proposed. Two magnetic decoders aim at selecting a word line to be read or written and saving the corresponding search location in non-volatile state.

This thesis focuses on two problems in circuit quantum electrodynamics. We first investigate theoretically the coupling of a resonator to a continuous distribution of inhomogeneously broadened emitters. Studying this formalism is strongly motivated by recent proposals to use collections of emitters as quantum memories for individual excitations. Such systems benefit from the collective enhancement of the interaction strength, while keeping the relaxation properties of a single emitter. We discuss the influence of the emitters inhomogeneous broadening on the existence and on the coherence properties of the polaritonic peaks. We find that their coherence depends crucially on the shape of the distribution and not only on its width. Taking into account the inhomogeneous broadening allows to simulate with a great accuracy a number of pioneer experimental results on a ensemble of NV centers. The modeling is shown to be a powerful tool to obtain the properties of the spin ensembles coupled to a resonator. We also suggest an original Josephson qubit readout method based on a dc-SQUID with high loop inductance. This system supports a diamond-shape artificial atom where we define logical and ancilla qubits coupled through a cross-Kerr like term. Depending on the logical qubit state, the ancilla is resonantly or dispersively coupled to the resonator, leading to a large contrast in the transmitted microwave signal amplitude. Simulations show that this original method can be faster and have higher fidelity than methods currently used in circuit QED. / Cette thèse porte sur deux problèmes théoriques d'électrodynamique quantique en circuits supraconducteurs. Nous avons d'abord étudié les conditions d'obtention du couplage fort entre un résonateur et une distribution continue d'émetteurs élargie de façon inhomogène. Le développement de ce formalisme est fortement motivé par les récentes propositions d'utiliser des ensembles de degrés de liberté microscopiques pour réaliser des mémoires quantiques. En effet, ces systèmes bénéficient du couplage collectif au résonateur, tout en conservant les propriétés de relaxation d'un seul émetteur. Nous discutons l'influence de l'élargissement inhomogène sur l'existence et les propriétés de cohérence des pics polaritoniques obtenus dans le régime de couplage fort. Nous constatons que leur cohérence dépend de façon critique de la forme de la distribution et pas uniquement de sa largeur. En tenant compte de l'élargissement inhomogène, nous avons pu simuler avec une grande précision de nombreux résultats expérimentaux pionniers sur un ensemble de centres NV. La modélisation s'est révélée un outil puissant pour obtenir les propriétés des ensembles de spins couplés à un résonateur. Nous proposons également une méthode originale de mesure de l'état de qubits Josephson fondée sur un SQUID DC avec une inductance de boucle élevée. Ce système est décrit par un atome artificiel avec des niveaux d'énergie en forme de diamant où nous définissons les qubits logique et ancilla couplés entre eux par un terme Kerr croisé. En fonction de l'état du qubit logique, l'ancilla est couplée de manière résonante ou dispersive au résonateur, ce qui provoque un contraste important dans l'amplitude du signal micro-onde transmis par le résonateur. Les simulations montrent que cette méthode originale peut être plus rapide et peut aussi avoir une plus grande fidélité que les méthodes actuellement utilisées dans la communauté des circuits supraconducteurs.