Este trabalho trata da aplicação de técnicas de minimização de consumo de potência para blocos digitais para o algoritmo de SAD e o decodificador H.264/AVC Intra-Only. Na descrição de hardware são acrescidas as técnicas de paralelismo e pipeline. Na síntese física e lógica, incluem-se as técnicas de inativação do relógio ( clock gating), múltiplas tensões de threshold, diferentes tecnologias e diferentes tensões de alimentação. A síntese é feita nas ferramentas da CadenceTM com exploração arquitetural e apresenta uma menor energia por operação, quando exigido desempenho equivalente (isoperformance ) para SAD, em baixa frequência, alto paralelismo e, principalmente, com um estágio de pipeline. Além disso, tecnologias CMOS mais avançadas diminuem o consumo de potência dinâmica e, em alguns casos, também diminuem a potência estática por gate equivalente, se utilizadas células High-VT e tensão de alimentação a menor possível. Outro fator a ser destacado é o uso do clock gating que no caso das arquiteturas de SAD, em vez de diminuir, aumenta o consumo de potência dinâmica. Neste trabalho foi realizada a síntese do decodificador Intra-Only. O decodificador com clock gating apresenta um menor consumo de potência, mostrando um caso em que esta técnica é benéfica. Além disso, a utilização de uma tecnologia CMOS 65 nm e, consequentemente, tensão de alimentação menor, levou a uma sensível diminuição no consumo de potência em relação a outros trabalhos similares. / This work presents low-power techniques applications to digital blocks in the SAD algorithm and in the Intra-Only H.264/AVC decoder. In the hardware description, we add parallelism and pipeline techniques. In the logical and physical synthesis exploration, includes the clock gating, multiple threshold voltage, different technologies and multiple supply voltage. The synthesis are done in the CadenceTM tools and show a smaller energy per operation in isoperformance for SAD at low frequency, high parallelism and, mainly, with one pipeline stage. In addition to that, more advanced CMOS technologies decrease the dynamic power consumption and, also, decrease the static power for equivalent gates, if using High-VT cells and lowest possible power supply. Another factor is the clock gating use that in the SAD architecture, instead of decreasing, increases the dynamic power consumption. In this work the design of an Intra-Only H.264/AVC Decoder was performed. This design with clock gating presents lower power consumption, showing a case in which this technique is beneficial in terms of dynamic power. Besides that, the 65 nm CMOS technology uses a lower power supply, resulting in lower power consumption in comparison to other related works.

A compressão de vídeo é essencial para aplicações que manipulam vídeos digitais, em função da enorme quantidade de informação necessária para representar um vídeo sem nenhum tipo de compressão. Esta tese apresenta o desenvolvimento de soluções arquiteturais dedicadas e de alto desempenho para a compressão de vídeos, com foco no padrão H.264/AVC. O padrão H.264/AVC é o mais novo padrão de compressão de vídeo da ITU-T e da ISO e atinge as mais elevadas taxas de compressão dentre todos os padrões de codificação de vídeo existentes. Este padrão também possui a maior complexidade computacional dentre os padrões atuais. Esta tese apresenta soluções arquiteturais para os módulos da estimação de movimento, da compensação de movimento, das transformadas diretas e inversas e da quantização direta e inversa. Inicialmente, são apresentados alguns conceitos básicos de compressão de vídeo e uma introdução ao padrão H.264/AVC, para embasar as explicações das soluções arquiteturais desenvolvidas. Então, as arquiteturas desenvolvidas para os módulos das transformadas diretas e inversas, da quantização direta e inversa, da estimação de movimento e da compensação de movimento são apresentadas. Todas as arquiteturas desenvolvidas foram descritas em VHDL e foram mapeadas para FPGAs Virtex-II Pro da Xilinx. Alguns dos módulos foram, também, sintetizados para standard-cells. Os resultados obtidos através da síntese destas arquiteturas são apresentados e discutidos. Para todos os casos, os resultados de síntese indicaram que as arquiteturas desenvolvidas estão aptas para atender as demandas de codecs H.264/AVC direcionados para vídeos de alta resolução. / Video coding is essential for applications based in digital videos, given the enormous amount of bits which are required to represent a video sequence without compression. This thesis presents the design of dedicated and high performance architectures for video compression, focusing in the H.264/AVC standard. The H.264/AVC standard is the latest ITU-T and ISO standard for video compression and it reaches the highest compression rates amongst all the current video coding standards. This standard has also the highest computational complexity among all of them. This thesis presents architectural solutions for the modules of motion estimation, motion compensation, forward and inverse transforms and forward and inverse quantization. Some concepts of video compression and an introduction to the H.264/AVC standard are presented and they serve as basis for the architectural developments. Then, the designed architectures for forward and inverse transforms, forward and inverse quantization, motion estimation and motion compensation are presented. All designed architectures were described in VHDL and they were mapped to Xilinx Virtex-II Pro FPGAs. Some modules were also synthesized into standard-cells. The synthesis results are presented and discussed. For all cases, the synthesis results indicated that the architectures developed in this work are able to meet the demands of H.264/AVC codecs targeting high resolution videos.

Esta dissertação é composta de duas partes principais em que apresenta, em sua primeira parte, o desenvolvimento de uma arquitetura de hardware para compensação de movimento para decodificadores de vídeo segundo o padrão H.264/AVC. A segunda parte apresenta a modelagem de uma arquitetura de hardware para codificação de vídeo segundo o mesmo padrão. Também são apresentados os conceitos básicos da codificação e decodificação de vídeo digital segundo o padrão H.264/AVC. A arquitetura desenvolvida para compensação de movimento, denominada HP422- MoCHA (High Profile 4:2:2 Motion Compensation Hardware Architecture) (ZATT, 2008), baseada na arquitetura MoCHA (Motion Compensator Hardware Architecture) (AZEVEDO, 2007), suporta o conjunto de ferramentas da compensação de movimento para o perfil High 4:2:2 do H.264/AVC. Esta arquitetura está particionada em três blocos principais: Preditor de Vetores de Movimento, Acesso à Memória e Processador de Amostras. Esses blocos funcionam na forma de um pipeline, existindo buffers entre os mesmos para armazenar os resultados intermediários. A descrição foi desenvolvida com a linguagem VHDL e alcança desempenho para decodificar, em tempo real, vídeos HDTV 1920x1080 a 30 quadros por segundo. Na literatura atual não foi encontrada nenhuma solução detalhada para a compensação de movimento no perfil High 4:2:2 do padrão H.264/AVC. Uma nova estrutura para interpolação de amostra na compensação de movimento foi proposta, sendo que sua versão para o Perfil Main se mostra 17% mais compacta, em termos de gates, que a solução mais compacta encontrada na literatura, sem degradação de performance. A segunda parte do texto detalha a modelagem de uma arquitetura de codificação de vídeo segundo o H.264/AVC. A descrição utiliza a linguagem SystemC e consumiu aproximadamente 15.000 linhas de código. Seu projeto foi desenvolvido com o objetivo de codificar vídeo H.264/AVC segundo o perfil Main do padrão com desempenho para codificar vídeos 1920x1080 em tempo real, a 30 quadros por segundo. A modelagem alcançou o objetivo principal de chegar a uma implementação funcional de um codificador, embora assumindo diversas restrições de codificação, permitindo a caracterização temporal e de comunicação do codificador. Dessa forma, o modelo se mostra uma poderosa ferramenta para o desenvolvimento do sistema de codificação em HW, desde a etapa de projeto até a verificação final. Não foi encontrado na literatura, até o presente momento, nenhum trabalho que descreva uma modelagem em alto nível de um hardware para o codificador, ou mesmo para o decodificador, de vídeo H.264/AVC. / This thesis is comprised by two main parts that present, in the first part, the development of a motion compensation hardware architecture for video decoders in compliance with the H.264/AVC standard. The second part presents a hardware architecture modeling for a video encoder compliant to the same video standard. The digital video coding basics in the H.264/AVC standard are also reviewed. The developed motion compensation hardware architecture, named HP422-MoCHA (High Profile 4:2:2 Motion Compensation Hardware Architecture) (ZATT, 2008), is based on the MoCHA (Motion Compensator Hardware Architecture) (AZEVEDO, 2007) architecture. It supports the motion compensation toolset for the H.264/AVC High 4:2:2 profile. This architecture is divided in three main modules: Motion Vector Predictor, Memory Access and Sample Processor. These modules work in a pipeline and are interfaced by buffers to store the intermediate data. The architecture was described in the VHDL language and reaches the required throughput for real time decoding of HDTV 1920x1080 video sequences at 30 frames per second. In the current literature another detailed motion compensation solution for the H.264/AVC High 4:2:2 could not be found. A new filtering organization for the motion compensation sample interpolator was proposed and its Main profile version reduces 17% the gate count in comparison to the smallest solution found in the literature, without any performance degradation. The second part of the thesis details the modeling of a hardware architecture for a video encoder for the H.264/AVC standard. The model was described in SystemC language and used 15,000 source code lines. The project was designed for real time encoding of Main profile H.264/AVC for 1920x1080 video sequences at 30 frames per second. The model supported the main objective which was to obtain a functional encoder implementation, despite of the several encoding restrictions, permitting the temporal and communications characterization of the encoder. The model is presented as a powerful tool for the hardware video encoder development, as it is useful from the initial design to the final verification. No other hardware encoder or decoder modeling description was found in the current literature for the H.264/AVC video coding standard.

Apesar de as capacidades de transmissão e de armazenamento dos dispositivos continuarem crescendo, a compressão ainda é essencial em aplicações que trabalham com vídeo. Com a compressão reduz-se significativamente a quantidade de bits necessários para se representar uma seqüência de vídeo. Dentre os padrões de compressão de vídeo digital, o mais novo é o H.264/AVC. Este padrão alcança as mais elevadas taxas de compressão se comparado com os padrões anteriores mas, por outro lado, possui uma elevada complexidade computacional. A complexidade computacional elevada dificulta o desenvolvimento em software de aplicações voltadas a definições elevadas de imagem, considerando a tecnologia atual. Assim, tornam-se indispensáveis implementações em hardware. Neste escopo, este trabalho aborda o desenvolvimento de uma arquitetura para estimação de movimento de blocos de tamanhos variáveis segundo o padrão H.264/AVC de compressão de vídeo digital. Esta arquitetura utiliza o algoritmo full search e SAD como critério de similaridade. Além disso, a arquitetura é capaz de gerar os 41 diferentes vetores de movimento referentes a um macrobloco e definidos pelo padrão. A solução arquitetural proposta neste trabalho foi descrita em VHDL e mapeada para FPGAs da Xilinx. Também foi desenvolvida uma versão standard cell da arquitetura. Considerando-se as versões da arquitetura com síntese direcionada para FPGA, os resultados mostraram que a arquitetura pode ser utilizada em aplicações voltadas para alta definição como SDTV ou HDTV. Para a versão standard cells da arquitetura os resultados indicam que ela pode ser utilizada para aplicações SDTV. / The transmission and storage capabilities of the digital communications and processing continue to grow. However, compression is still necessary in video applications. With compression, the amount of bits necessary to represent a video sequence is dramatically reduced. Amongst the video compression standards, the latest one is the H.264/AVC. This standard reaches the highest compression rates when compared to the previous standards. On the other hand, it has a high computational complexity. This high computational complexity makes it difficult the development of applications targeting high definitions when a software implementation running in a current technology is considered. Thus, hardware implementations become essential. Addressing the hardware architectures, this work presents the architectural design for the variable block-size motion estimation defined in the H.264/AVC standard. This architecture is based on full search motion estimation algorithm and SAD calculation. This architecture is able to produce the 41 motion vectors within a macroblock that are specified in the standard. The architecture designed in this work was described in VHDL and it was mapped to Xilinx FPGAs. Extensive simulations of the hardware architecture and comparisons to the software implementation of the same variable-size algorithm were used to validate the architecture. It was also synthesized to standard cells. Considering the synthesis results, the architecture reaches real time for high resolution videos, as HDTV when mapped to FPGAs. The standard cells version of this architecture is able to reach real time for SDTV resolution, considering a physical synthesis to 0.18µm CMOS.

Codificadores HEVC impõem diversos desafios em aplicações embarcadas com restrições computacionais, especialmente quando há restrições de processamento em tempo real. Para tornar a codificação de vídeos HEVC factível nessas situações, é proposto neste trabalho um Sistema de Controle de Complexidade (SCC) que se adapta dinamicamente a capacidades computacionais varáveis. Considera-se que o codificador faz parte de um sistema maior, o qual informa suas restrições como disponibilidade da CPU e processamento alvo para o SCC. Para desenvolver um sistema eficiente, uma extensiva análise de complexidade dos principais parâmetros de codificação é realizada. Nessa análise, foi definida uma métrica livre de particularidades da plataforma de simulação, como hierarquia de memória e acesso concorrente à unidade de processamento. Essa métrica foi chamada de Complexidade Aritmética e pode ser facilmente adaptada para diversas plataformas. Os resultados mostram que o SCC proposto atinge ganhos médios de 40% em complexidade com penalidade mínima em eficiência de compressão e qualidade. As análises de adaptabilidade e controlabilidade mostraram que o SCC rapidamente se adapta a diferentes restrições, por exemplo, quando a disponibilidade de recursos computacionais varia dinamicamente enquanto um vídeo é codificado. Comparado com o estado da arte, o SCC atinge uma redução de 44% no tempo de codificação com penalidade de 2.9% na taxa de compressão e acréscimo de 6% em BD-bitrate. / HEVC encoders impose several challenges in resource-/computationally-constrained embedded applications, especially under real-time throughput constraints. To make HEVC encoding feasible in such scenarios, an adaptive Computation Management Scheme (CMS) that dynamically adapts to varying compute capabilities is proposed in this work. It is assumed that the encoder is part of a larger system, which informs to the CMS its restrictions and requirements, like CPU availability and target frame rate. To effectively develop and apply such a scheme, an extensive computational effort analysis of key encoding parameters of the HEVC is carried out. For this analysis, a platform-orthogonal metric called “Arithmetic Complexity” was developed, which can be widely adopted for various computing platforms. The achieved results illustrate that the proposed CMS provides 40% cycle savings on average at the cost of small RD penalties. The adaptability and controllability analyses show that the CMS quickly adapts to different constrained scenarios, e.g., when the executing HEVC encoder requires more or less computation from the underlying platform. Compared to state of the art, the CMS achieves 44% encoding time savings while incurring a minor 2.9% increase in the bitrate and 6% increase in BD-bitrate.

[pt] Esta tese propõe novas melhorias para a codificação CELP a baixas taxas de bits. Primeiro, é proposto um algoritmo CELP em que a complexidade do procedimento de busca no dicionário adaptativo é grandemente reduzida, graças a uma modificação introduzida no modelo de síntese CELP. Resultados de simulação mostram que a qualidade da voz codificada com o algoritmo CELP proposto tem qualidade comparável àquela obtida com o algoritmo CELP convencional. As demais contribuições têm o propósito de melhorar a qualidade da voz codificada com o algoritmo CELP a baixas taxas de bits. Uma delas propicia uma codificação mais eficiente da envoltória espectral LPC da voz: é, especificamente, um esquema que combina quantização vetorial e interpolação interbloco dos parâmetros LSF. Com este esquema a envoltória espectral LPC codificada tem boa qualidade a uma taxa de bits tão baixa quanto 1 kb/s. A voz codificada com os algoritmos CELP apresenta freqüentemente distorções em sua envoltória espectral que são causadas por deficiências do sinal de excitação. Esta tese propõe um novo pós-filtro que reduz estas distorções e, com isso, melhora significativamente a qualidade subjetiva da voz codificada. A baixas taxas de bits a estrutura CELP convencional é incapaz de reproduzir com boa qualidade os ataques dos sons sonoros, que são cruciais para uma boa percepção da voz. Nesta tese é descrito um algoritmo CELP que dá prioridade a estes segmentos críticos. Cada bloco da voz é classificado em um dentre dezesseis padrões de sonoridade e cada padrão tem uma configuração de codificação e alocação de bits distintas. Resultados de simulação mostram que a qualidade da voz codificada a 4 kb/s com o algoritmo CELP proposto é significativamente melhor do que aquela conseguida com um codificador CELP convencional, também operando a 4 kb/s. / [en] This work presents new improvements to CELP speech coding at low bit rates. First, a CELP algorithm is proposed in wich the complexity of the adaptive codebook search is gratly decreased. This is achieved by means of a modified model of the CELP synthesizer. Simulation results show that the proposed algorithm can provide speech quality comparable to one obtained with the conventional CELP codec. The rest of contributions aim to improve the quality of speech codec at low bit rates with CELP algorithm. One of them is an efficient scheme for coding the LPC spectral envelope of speech for coding the LPC spectral envelope of speech. The proposed scheme combines vector quantization and interpolation of LSF parameters, and it provides a coded spectral envelope with very good quality at 1 kb/s. Speech coded with CELP codecs frequently displays distortions in its spectral envelope that are produced by deficient excitation. This thesis proposes a new postfilter that enhances the perceptual quality of codec speech by decreasin these distortions. This work presents new improvements to CELP speech coding at low bit rates. First, a CELP algorithm is proposed in wich the complexity of the adaptive codebook search is gratly decreased. This is achieved by means of a modified model of the CELP synthesizer. Simulation results show that the proposed algorithm can provide speech quality comparable to one obtained with the conventional CELP codec. The rest of contributions aim to improve the quality of speech codec at low bit rates with CELP algorithm. One of them is an efficient scheme for coding the LPC spectral envelope of speech for coding the LPC spectral envelope of speech. The proposed scheme combines vector quantization and interpolation of LSF parameters, and it provides a coded spectral envelope with very good quality at 1 kb/s. Speech coded with CELP codecs frequently displays distortions in its spectral envelope that are produced by deficient excitation. This thesis proposes a new postfilter that enhances the perceptual quality of codec speech by decreasin these distortions. Voiced onsets are crucial for a good perception of speech but, at low bit rates, the conventional CELP is unable to reproduce them with good quality. This work presents a CELP algorithm into one of a set of sixteen voicing patterns. A distinct coding configuration and bit allocation are applied to each pattern. Simulation results show that the quality of speech codec with the proposed 4 kb/s CELP codec is significantly bette than the one obtained with conventional 4 kb/s CELP codec.

[pt] Neste trabalho são examinadas técnicas de compressão de imagens por sub-bandas. O algoritmo de análise/síntese utilizado emprega filtros recursivos passa-tudo de 1º ordem, o que reduz a complexidade computacional sem introduzir aliasing ou distorção de fase. Técnicas de processamento específicas para o caso destes filtros foram discutidas. As limitações da codificação direta das sub-bandas mostraram a conveniência de, inicialmente, separar componentes de baixa e alta freqüências. A imagem de baixa freqüência representa o brilho e a textura e é codificada por blocos no domínio da Transformada Cossenoidal Discreta. A imagem de erro, com aspecto essencialmente passa-alta, destacando as transições, é dividida em sub-bandas que são quantizadas vetorialmente. A exploração das características e correlação das sub-bandas permite aperfeiçoar esta técnica. A qualidade objetiva de cada técnica é medida pela razão sinal/ruído de pico e a subjetiva resulta da análise visual das imagens. Ambas são comparáveis ou superiores às de codificadores existentes com complexidade semelhante, para taxas entre 0.6 e 0.7 bits/pixel. / [en] Image compression techniques based on subband coding are studied in this work. The analysis/synthesis algorithm is implemented using first-order all-pass recursive filters, which significantly reduces the computational complexity and reconstructs the input with neither aliasing nor phase distortion. Specific processing techniques for these filters were discussed. Limitations in direct subband coding show the convenience of initially splitting the image to be compressed into its low-pass and high-pass components, representing sharp edges, is divided into subbands which are vector quantized. Further improvement of this technique results from the study of subband characteristics and correlacion. Objective quality of each technique is measured by the peak signal-to-noise ratio and subjective quality results from visual inspection of reconstructed images. Both are superior or comparable to existing coders of similar complexity, for rates between 0.6 and 0.7 bits/pixel.

[pt] Neste trabalho é proposta uma técnica para transmissão progressiva de imagens. Esta técnica está baseada no modelo piramidal de Burt e Adelson [2], fazendo uso da codificação por quantização vetorial nas imagens representadas por uma estrutura piramidal, denominada pirâmide de imagens diferença. Esta estrutura é obtida da subtração de uma pirâmide de imagens médias de uma pirâmide de imagens embaralhadas. A pirâmide de imagens de médias é construída formando uma seqüência de imagens, cada vez com menor dimensão, pelo cálculo da média em blocos de 2x2 pixels vizinhos. A pirâmide de imagens embaralhadas é formada por uma decimação, por quatro em cada nível da pirâmide de imagens de médias. A transmissão progressiva da imagem é efetuada pela transmissão da pirâmide de imagens diferença do nível mais alto para o nível mais baixo. A técnica é comparada a outros métodos conhecidos na literatura em termos de relação sinal-ruído de pico, por sua qualidade subjetiva e pelo esforço computacional associado. / [en] This work concerns with a technique for progressive image transmission. The method bases on the Burt and Adelson Pyramid Model. The method applies vector quantization to a pyramid of difference images. These, result from the subtraction of parts of the shuffled image. The decimated image pixel represents the mean value of four neighboring pixels ot the original image, partitioned in 2x2 blocs of pixels. This decimated image is a mean image and their set also constitutes itself a pyramid. At each new pyramided level, the considered original image is the mean image of the previous level. The progressive image transmission is by sending first the highest level difference image (with the minimum number of pixels) up to the lowest difference image level. The work also includes results comparison to other literature know methods in terms of peak signal to noise ratio, subjective quality and computational effort.

[pt] Codificação Distribuída de Vídeo (Distributed Video Coding – DVC) é um paradigma de codificação baseado nos conceitos da Codificação Distribuída de Fontes correlatadas (Distributed Source Coding – DSC), que tem como arcabouço a Teoria da Informação desenvolvida por Shannon, para um cenário onde temos uma codificação distribuída dos elementos e uma decodificação conjunta. Implementações com arquiteturas diferentes foram apresentadas ao longo dos últimos anos, mas devido a diversos motivos como a indisponibilidade de documentação detalhada, falta de preocupação dos projetos em relação à engenharia de software, não uniformização e heterogeneidade das tecnologias de implementação, entre outros, o desenvolvimento desta área acabou sendo dificultado pela falta de ferramentas e documentação mais aplicada, impedindo que o pesquisador focasse seus estudos e pesquisas apenas na parte que pretende otimizar ou complementar do projeto. Esse trabalho aplica conceitos e teorias de engenharia de software, orientação a objetos, componentização, frameworks e outros, com o objetivo de projetar, implementar, documentar e testar um framework aberto, incremental e reutilizável para implementação de uma ferramenta para simulação e avaliação de Codificação Distribuída de Vídeo, a qual chamamos de Open DVC, apresentada num ambiente colaborativo de forma que possa ser utilizada para estudos e que as contribuições desenvolvidas futuramente possam ser agregadas ao framework com pouco esforço de codificação. / [en] Distributed Video Coding (DVC) is a coding paradigm based on the concepts of Distributed Source Coding (DSC), which is based on Information Theory developed by Shannon, for a scenario where we have a distributed encoding of information and a joint decoding. Implementations with different architectures have been presented over the past years, but due to various reasons such as unavailability of detailed documentation, lack of concern of the projects in relation to software engineering, non uniform and heterogeneous implementation technologies, amog others, the development of this area ended up being hampered by a lack of tools and documentation more applied, preventing the researcher from focusing his studies and research only on the party to be enhanced or to be extended in the project. This work applies concepts and theories of software engineering, object orientation, components, frameworks and other, in order to design, implement, document and test an open framework, incremental and reusable to implement tools for simulation and evaluation of Distributed Video Coding, which we call Open DVC, submitted in a collaborative environment so that it can be used for studies and the contributions developed in the future can be aggregated to the framework with little coding effort.

Codificadores HEVC impõem diversos desafios em aplicações embarcadas com restrições computacionais, especialmente quando há restrições de processamento em tempo real. Para tornar a codificação de vídeos HEVC factível nessas situações, é proposto neste trabalho um Sistema de Controle de Complexidade (SCC) que se adapta dinamicamente a capacidades computacionais varáveis. Considera-se que o codificador faz parte de um sistema maior, o qual informa suas restrições como disponibilidade da CPU e processamento alvo para o SCC. Para desenvolver um sistema eficiente, uma extensiva análise de complexidade dos principais parâmetros de codificação é realizada. Nessa análise, foi definida uma métrica livre de particularidades da plataforma de simulação, como hierarquia de memória e acesso concorrente à unidade de processamento. Essa métrica foi chamada de Complexidade Aritmética e pode ser facilmente adaptada para diversas plataformas. Os resultados mostram que o SCC proposto atinge ganhos médios de 40% em complexidade com penalidade mínima em eficiência de compressão e qualidade. As análises de adaptabilidade e controlabilidade mostraram que o SCC rapidamente se adapta a diferentes restrições, por exemplo, quando a disponibilidade de recursos computacionais varia dinamicamente enquanto um vídeo é codificado. Comparado com o estado da arte, o SCC atinge uma redução de 44% no tempo de codificação com penalidade de 2.9% na taxa de compressão e acréscimo de 6% em BD-bitrate. / HEVC encoders impose several challenges in resource-/computationally-constrained embedded applications, especially under real-time throughput constraints. To make HEVC encoding feasible in such scenarios, an adaptive Computation Management Scheme (CMS) that dynamically adapts to varying compute capabilities is proposed in this work. It is assumed that the encoder is part of a larger system, which informs to the CMS its restrictions and requirements, like CPU availability and target frame rate. To effectively develop and apply such a scheme, an extensive computational effort analysis of key encoding parameters of the HEVC is carried out. For this analysis, a platform-orthogonal metric called “Arithmetic Complexity” was developed, which can be widely adopted for various computing platforms. The achieved results illustrate that the proposed CMS provides 40% cycle savings on average at the cost of small RD penalties. The adaptability and controllability analyses show that the CMS quickly adapts to different constrained scenarios, e.g., when the executing HEVC encoder requires more or less computation from the underlying platform. Compared to state of the art, the CMS achieves 44% encoding time savings while incurring a minor 2.9% increase in the bitrate and 6% increase in BD-bitrate.