Orientador: Lee Luan Ling / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-10T06:59:04Z (GMT). No. of bitstreams: 1 Perlingeiro_FirmianoRamos_D.pdf: 3410071 bytes, checksum: c0484605d794231363118e1130a5e764 (MD5) Previous issue date: 2006 / Resumo: O provisionamento de QoS garantida é de extrema importância no desenvolvimento das futuras redes. Os recentes avanços tecnológicos em comutação e em transmissão permitem a implementação de redes com velocidades extremamente altas que podem transportar grandes quantidades de tráfego geradas por aplicações mais sensíveis aos requisitos de qualidade de serviço. A próxima geração de redes deverá suportar novas aplicações multimídia em um ambiente global e disponibilizar novos serviços em plataformas flexíveis sem necessidade de alteração da infra-estrutura. Isto requer uma nova arquitetura de redes capaz de oferecer serviços de transporte e de processamento para aplicações de comunicação com fortes requisitos de QoS. No amplo escopo da engenharia de tráfego de redes e do provimento de serviços com qualidade assegurada, esta tese se dedica a propor algumas soluções para os problemas de alocação de recursos de rede, em especial soluções para a estimação da banda efetiva. Para tanto, se utiliza de forma intensiva a caracterização de tráfego, métodos analíticos, heurísticos e de simulação. Os métodos propostos de alocação de banda neste estudo estão fundamentados na Teoria dos Grandes Desvios, aproximação Gaussiana e de caracterização de tráfego. Em termos de caracterização de tráfego, além de vários parâmetros já adotados na literatura é abordada a teoria fractal, incluindo mono e multifractais em seus diferentes aspectos, e ainda, é introduzido um novo parâmetro de tráfego que inclui as características mono e multifractal. Adicionalmente são consideradas as restrições de atraso e jitter, através de adoção de critérios para validação da estimação da banda efetiva, para tráfego em tempo real. A validação da metodologia proposta neste trabalho foi efetivada através de exaustivos testes de simulação com arquivos de tráfego real / Abstract: The assured QoS provisioning has great importance in the development of future networks. Recently, the technological advances in transmission and switching has allowed the implementation of very high speed networks which can transport a huge amount of traffic generated by QoS sensitive applications. The next generation networks must support new multimedia applications in a global environment and deliver new services over flexible platforms without the need of change in the infrastructure. That means that the new network architecture has to be able to transport and process information with strong QoS requirements. Under the wide scope of teletraffic engineering and assured quality of service provisioning, this thesis proposes solutions for some open problems of network resource allocation, especially bandwidth allocation. In order to get reliable solutions, we use intensive traffic characterization, analytical and heuristical methods and simulations. The proposed bandwidth allocation methods in this study are based on the Large Deviation Theory, Gaussian Approximation and traffic characterization. In terms of traffic characterization, in addition to the well known traffic parameters, the fractal theory, including mono and multifractals, are considered. Besides, we introduce a new traffic parameter that takes the mono and multifractal characteristics into account. The proposed bandwidth estimation approaches were tested with real real time traffic under both delay and jitter criteria. All proposed methodologies in this work have been validated by exhaustive simulation tests with real traffic traces / Doutorado / Telecomunicações e Telemática / Doutor em Engenharia Elétrica

Orientador: Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-08T22:09:00Z (GMT). No. of bitstreams: 1 Borin_Edson_D.pdf: 1623538 bytes, checksum: 6e51b4bb1114ccaa088f88712c601000 (MD5) Previous issue date: 2007 / Resumo: Microprogramação é uma técnica comum no projeto de unidades de controle em processadores. Além de facilitar a implementação da unidade de controle, o microcódigo pode ser modificado para adicionar novas funcionalidades ou aplicar correções a projetos já existentes. À medida que novas funcionalidades são adicionadas à CPU, a área e o consumo de energia associados ao microcódigo também aumentam. Em um projeto recente de um processador da Intel, direcionado a baixo consumo de energia e área reduzida, estimou-se que a área e o consumo de energia associados ao microcódigo corresponderiam a 20% do total do chip. Neste trabalho, investigamos a utilização de técnicas de compressão para reduzir o tamanho do microcódigo. A partir das restrições impostas no projeto de processadores de alto desempenho, fizemos uma análise qualitativa das técnicas de compressão de código e microcódigo e mostramos que a compressão de microcódigo em dois níveis é a técnica mais adequada para se comprimir o microcódigo nesses processadores. Na compressão de microcódigo em dois níveis, as microinstruções são substituídas por apontadores para dicionários que armazenam os padrões de bits extraídos do microcódigo. Os apontadores são armazenados em uma ROM denominada ¿vetor de apontadores¿ e os padrões de bits residem em ROMs distintas, denominadas ¿dicionários¿. A técnica também permite que as colunas do microcódigo sejam agrupadas em conjuntos de forma a reduzir o número de padrões de bits nos dicionários. O agrupamento de colunas similares é fundamental para minimizar o número de padrões de bits nos dicionários e, conseqüentemente, maximizar a redução do tamanho do microcódigo. A principal contribuição desta tese é um conjunto de algoritmos para agrupar as colunas do microcódigo e maximizar a compressão. Resultados experimentais, com microcódigos extraídos de processadores em produção e em estágios avançados de desenvolvimento, mostram que os algoritmos propostosmelhoram de 6% a 20% os resultados obtidos com os outros algoritmos encontrados na literatura e comprimem o microcódigo em até 50% do seu tamanho original. Ainda neste trabalho, identificamos a necessidade de se comprimir o microcódigo com restrições no número de dicionários e na quantidade de colunas por dicionário. Também provamos que, com essas restrições, o agrupamento de colunas do microcódigo é um problema NP-Completo. Por fim, propomos um algoritmo para agrupar colunas sob estas restrições. Os resultados experimentaismostram que o algoritmo proposto é capaz de produzir bons resultados de compressão / Abstract: Microprogramming is a widely known technique used to implement processor control units. Microcode makes the control unit design process easier, as it can be modified to enhance functionality and to apply patches to an existing design. As more features get added to a CPU core, the area and power costs associated with the microcode increase. In a recent Intel internal design, targeted to low power and small footprint, the area and the power consumption costs associated with the microcode approached 20% of the total die. In this work, we investigate the use of compression techniques to reduce the microcode size. Based on the constraints imposed by high performance processor design, we analyze the existing microcode and code compression techniques and show that the two level microcode compression technique is the most appropriate to compress the microcode on high performance processor. This technique replaces the original microinstructions by pointers to dictionaries that hold bit patterns extracted from the microcode. The ¿pointer arrays¿ and the ¿dictionaries¿ are ROMs that store the pointers and the bit patterns, respectively. The technique allows the microcode columns to be grouped into clusters, so that the number of bit patterns inside the dictionaries is reduced. In order to maximize the microcode compression, similar columns must be grouped together. The main contribution of this thesis is a set of algorithms to group similar microcode columns into clusters, so as to maximize the microcode size reduction. Experimental results, using microcodes from production processors and processors in advanced development stages, show that the proposed algorithms improve from 6% to 20% the compression results found by previous works and compress the microcode to 50% of its original size. We show the importance of compressing microcode under design constraints such as the number of dictionaries and the number of columns per dictionary. We also prove that, under these constraints, the problem of grouping similar columns is NP-Complete. Finally, we propose an algorithm to group similar columns under such constraints. The experimental results show that the proposed algorithm provides good compression results / Doutorado / Arquitetura de Computadores / Doutor em Ciência da Computação

Orientador : Yuzo Iano / Tese (doutorado) - Universidade Estadual de Campinas,Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-03T22:24:26Z (GMT). No. of bitstreams: 1 Abushaala_AhmedMohamedMuftah_D.pdf: 3079103 bytes, checksum: 0af396d61fefb29db594691c55dc66a3 (MD5) Previous issue date: 2004 / Resumo: Neste trabalho, apresenta-se um tutorial sobre a técnica de Codificação Aritmética Binária Adaptativa (CABA), onde a CABA é a base principal do padrão JBIG (¿Joint Bi-level Image Experts Group¿). O esforço é dedicado para o estudo e a implementação de quatro sub-blocos que fazem parte do padrão JBIG: sub-bloco ¿Redutor de Resolução¿, sub-bloco ¿Predição Típica¿, sub-bloco ¿Template Modelo¿ e sub-bloco ¿Codificador Aritmético Adaptativo¿. O presente trabalho tem como objetivo o desenvolvimento de protótipo software de ¿Codec¿ de CABA para imagens de escala de cinzas e imagens coloridas, tendo-se em vista a codificação sem perdas. Realizou-se a simulação de uma nova proposta usando-se método progressivo do padrão JBIG com o objetivo de se representar a informação de imagem em planos de bits e camadas de resolução. Essa proposta consiste em se transferir o modo progressivo para o decodificador do JBIG ao invés de usá-lo no codificador que é o procedimento comum. Isso permitirá o ganho desejado na taxa de compressão. Os resultados numéricos são apresentados e analisados / Abstract: In this work, a tutorial about an Adaptive Binary Arithmetic Coding technique (ABAC) is presented, where the ABAC is the principal base of the JBIG standard (¿Joint Bi-level Image Experts Group¿). The main effort is dedicated to the study and the implementation of four sub-blocks of the JBIG standard namely: sub-block ¿Resolution Reduction¿, sub-block ¿Typical Prediction¿, sub-block ¿Model Template¿ and sub-block ¿Adaptive Arithmetic Encoder¿. The main objective of this work is the development of a software prototype of Codec of ABAC for greyscale and colour images, with the aim to obtain a lossless coding. The simulation of a new proposal was realised using the progressive method of the JBIG standard with the objective of representing the image information in bit-planes and resolution layers. This proposal consists of transferring the progressive mode to the decoder of JBIG instead of using the common procedure. This would allow the desired gain in the compression ratio. The numerical results are presented and analysed. / Doutorado / Telecomunicações e Telemática / Doutor em Engenharia Elétrica

Orientadores: Rodolfo Jardim de Azevedo, Paulo César Centoducatte / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-17T03:13:58Z (GMT). No. of bitstreams: 1 Ecco_LeonardoLuiz_M.pdf: 1421385 bytes, checksum: f67461dbfc9c1fb6597942f22c234b0a (MD5) Previous issue date: 2010 / Resumo: Processadores RISC podem ser usados para atender a crescente demanda por desempenho requerida por sistemas embarcados. Entretanto, essas arquiteturas têm como desvantagem uma densidade de código ruim. Recodificações do conjunto de instruções, como o MIPS16 e o Thumb, representam uma abordagem eficiente para lidar com esse problema. Esse trabalho propõe uma codificação alternativa para a arquitetura SPARCv8. A nova codificação, chamada SPARC16, foi projetada com a ajuda de um modelo de programação linear inteira. As novas instruções utilizam 16 bits para serem codificadas e são facilmente traduzidas para suas correspondentes no conjunto de instruções original em tempo de execução, tornando possível posicionar um descompressor antes do estágio de decode de um processador SPARC e usar o restante do pipeline de forma transparente. O descompressor foi projetado e integrado no processador Leon 3 (SPARCv8) e ocasionou um acréscimo de 24% na área e nenhuma penalização na freqüência. Apenas um montador foi implementado para a extensão SPARC16. O descompressor foi validado através de programas que exercitam todas as instruções SPARC16 escritos diretamente em linguagem de montagem. As razões de compressão dos programas dos benchmarks Mediabench e Mibench foram obtidas inferindo como código SPARCv8 seria representado com instruções SPARC16. Através desse método, razões de compressão de até 58% foram atingidas (para o programa cjpeg) com uma média de 61.27% para os programas do Mediabench e 60.77% para os programas do Mibench. Utilizando a mesma abordagem, uma avaliação da mudança trazida pelo uso de SPARC16 nos padrões de acesso à cachê de instruções foi feita e mostrou reduções no número de misses até superiores a 50% / Abstract: RISC processors can be used to face the ever increasing demand for performance required by embedded systems. Nevertheless, these architectures have as drawback a poor code density. Alternate encodings for instruction sets, such as MIPS16 and Thumb, represent an effective approach to deal with this problem. This work proposes an alternate encoding for the SPARCv8 architecture. The new encoding, called SPARC16, was designed with the aid of an integer linear programming model. The new instructions are 16-bits wide and are easily translated to its 32-bit counterparts during execution time, making it possible to place a decompressor engine before the decode stage of a SPARC processor and use the remaining of the pipeline transparently. The decompressor engine was designed and integrated into the Leon 3 processor (SPARCv8) and caused an increase of 24% in area and no timing overhead. Only an assembler was implemented for the SPARC16 extension. The decompressor engine was validated using programs that cover all the SPARC16 instructions written directly in assembly language. The compression ratios for the programs belonging to the Mediabench and Mibench benchmarks were obtained inferring how SPARCv8 code would be represented with SPARC16 instructions. Through this method, compression ratios as low as 58% were achieved (for the cjpeg program) with an average of 61.27% for the Mediabench programs and 60.77% for the Mibench programs. Using the same approach, an evaluation of the change brought by the use of SPARC16 in the instruction cache access patterns was performed and showed reductions in the number of misses even greater than 50% / Mestrado / Ciência da Computação / Mestre em Ciência da Computação

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-11T00:49:37Z (GMT). No. of bitstreams: 1 Batistella_RafaelFernandes_M.pdf: 3411156 bytes, checksum: 7e6b46824189243405a180e949db65c6 (MD5) Previous issue date: 2008 / Resumo: Trabalhos não muito recentes já mostravam que o aumento de velocidade nas memórias DRAM não acompanha o aumento de velocidade dos processadores. Mesmo assim, pesquisadores na área de arquitetura de computadores continuam buscando novas abordagens para aumentar o desempenho dos processadores. Dentro do objetivo de minimizar essa diferença de velocidade entre memória e processador, este trabalho apresenta um novo esquema de codificação baseado em instruções codificadas e padrões de instruções ¿ PBIW (Pattern Based Instruction Word). Uma instrução codificada não contém redundância de dados e é armazenada em uma I-cache. Os padrões de instrução, de forma diferente, são armazenados em uma nova cache, chamada Pattern cache (P-cache) e são utilizados pelo circuito decodificador na preparação da instrução que será repassada aos estágios de execução. Esta técnica se mostrou uma boa alternativa para estilos arquiteturais conhecidos como arquiteturas VLIW e EPIC. Foi realizado um estudo de caso da técnica PBIW sobre uma arquitetura de alto desempenho chamada de 2D-VLIW. O desempenho da técnica de codificação foi avaliado através de experimentos com programas dos benchmarks MediaBench, SPECint e SPECfp. Os experimentos estáticos avaliaram a eficiência da codificação PBIW no aspecto de redução de código. Nestes experimentos foram alcançadas reduções no tamanho dos programas de até 81% sobre programas codificados com a estratégia de codifica¸c¿ao 2D-VLIW e reduções de até 46% quando comparados á programas utilizando o modelo de codificação EPIC. Experimentos dinâmicos mostraram que a codificação PBIW também é capaz que gerar ganhos com relação ao tempo de execução dos programas. Quando comparada à codificação 2D-VLIW, o speedup alcançado foi de at'e 96% e quando comparada à EPIC, foi de até 69% / Abstract: Past works has shown that the increase of DRAM memory speed is not the same of processor speed. Even though, computer architecture researchers keep searching for new approaches to enhance the processor performance. In order to minimize this difference between the processor and memory speed, this work presents a new encoding technique based on encoded instructions and instruction patterns - PBIW (Pattern Based Instruction Word). An encoded instruction contains no redundancy of data and it is stored into an I-cache. The instruction patterns, on the other hand, are stored into a new cache, named Pattern cache (P-cache) and are used by the decoder circuit to build the instruction to be executed in the execution stages. This technique has shown a suitable alternative to well-known architectural styles such as VLIW and EPIC architectures. A case study of this technique was carried out in a high performance architecture called 2D-VLIW. The performance of the encoding technique has been evaluated through trace-driven experiments with MediaBench, SPECint and SPECfp programs. The static experiments have evaluated the PBIW code reduction efficiency. In these experiments, PBIW encoding has achieved up to 81% code reduction over 2D-VLIW encoded programs and up to 46% code reduction over EPIC encoded programs. Dynamic experiments have shown that PBIW encoding can also improve the processor performance. When compared to 2D-VLIW encoding, the speedup was up to 96% while compared to EPIC, the speedup was up to 69% / Mestrado / Arquitetura de Computadores / Mestre em Ciência da Computação

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-04T08:51:13Z (GMT). No. of bitstreams: 1 Billo_EduardoAfonso_M.pdf: 759147 bytes, checksum: bacd2eb22dce28eed515a407e9f0a0e2 (MD5) Previous issue date: 2005 / Resumo: E cada vez mais comum encontrar implementacões de complexos sistemas dedicados em um único chip (telefones celulares, PDA's, etc.). Quanto mais complexos, maiores as dificuldades para atingir requisitos como área de silício ocupada, desempenho e consumo de energia. A compressão de código, inicialmente concebida para diminuir a memória ocupada, através da compactação do software, atualmente traz vantagens também no desempenho e consumo de energia do sistema, através do aumento da taxa de acertos à cache do processador. Este trabalho propõe o projeto de um descompressor de código, baseado na técnica PDC-ComPacket, implementado de forma integrada ao pipeline do Leon2 (SPARC V8). Chegou-se a uma implementação prototipada em FPGA, com razões de compressão (tamanho final do programa comprimido e do descompressor em relação ao programa original) variando entre 72% e 88%, melhora no desempenho de até 45% e redução de energia de até 35%, validado através de dois benchmarks: MediaBench e MiBench. Além disso, são apresentados uma série de experimentos que exploram os tradeoffs envolvendo compressão, desempenho e consumo de energia / Abstract: Implementations of Complex Dedicated Systems on a single chip has become very common (cell-phones, PDA's, etc.). As complexity grows, also grows the required effort to reach constraints such as the silicon area, performance and energy consumption. The code compression, initially conceived to decrease the memory size, today also brings advantages in the performance and energy consumption of the system, due to an increase in the processor's cache hit ratio. This document proposes the design of a code decompressor, based on the PDC-ComPacket technique, embedding it into the Leon2 (SPARC V8) pipeline. We have achieved a functional implementation on a FPGA, with compression ratios (compressed program plus decompressor size related to the original program) ranging from 72% to 88%, performance speed-up of up to 45% and a reduction on energy consumption of up to 35%, validated through two benchmarks: MediaBench e MiBench. In addiction, we present a bunch of experiments, exploiting the tradeoffs related to compression, performance and energy consumption / Mestrado / Arquitetura de Computadores / Mestre em Ciência da Computação

Orientadores: Hélio Pedrini, William Robson Schwartz / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-24T12:45:45Z (GMT). No. of bitstreams: 1 GonzalezValenzuela_RicardoEugenio_M.pdf: 22940228 bytes, checksum: 972bc5a0fac686d7eda4da043bbd61ab (MD5) Previous issue date: 2014 / Resumo: Descritores locais robustos normalmente compõem-se de vetores de características de alta dimensionalidade para descrever atributos discriminativos em imagens. A alta dimensionalidade de um vetor de características implica custos consideráveis em termos de tempo computacional e requisitos de armazenamento afetando o desempenho de várias tarefas que utilizam descritores de características, tais como correspondência, recuperação e classificação de imagens. Para resolver esses problemas, pode-se aplicar algumas técnicas de redução de dimensionalidade, escencialmente, construindo uma matrix de projeção que explique adequadamente a importancia dos dados em outras bases. Esta dissertação visa aplicar técnicas de redução linear de dimensionalidade aos descritores SIFT e SURF. Seu principal objetivo é demonstrar que, mesmo com o risco de diminuir a precisão dos vetores de caraterísticas, a redução de dimensionalidade pode resultar em um equilíbrio adequado entre tempo computacional e recursos de armazenamento. A redução linear de dimensionalidade é realizada por meio de técnicas como projeções aleatórias (RP), análise de componentes principais (PCA), análise linear discriminante (LDA) e mínimos quadrados parciais (PLS), a fim de criar vetores de características de menor dimensão. Este trabalho avalia os vetores de características reduzidos em aplicações de correspondência e de recuperação de imagens. O tempo computacional e o uso de memória são medidos por comparações entre os vetores de características originais e reduzidos / Abstract: Robust local descriptors usually consist of high dimensional feature vectors to describe distinctive characteristics of images. The high dimensionality of a feature vector incurs into considerable costs in terms of computational time and storage requirements, which affects the performance of several tasks that employ feature vectors, such as matching, image retrieval and classification. To address these problems, it is possible to apply some dimensionality reduction techniques, by building a projection matrix which explains adequately the importance of the data in other basis. This dissertation aims at applying linear dimensionality reduction to SIFT and SURF descriptors. Its main objective is to demonstrate that, even risking to decrease the accuracy of the feature vectors, the dimensionality reduction can result in a satisfactory trade-off between computational time and storage. We perform the linear dimensionality reduction through Random Projections (RP), Independent Component Analysis (ICA), Principal Component Analysis (PCA), Linear Discriminant Analysis (LDA) and Partial Least Squares (PLS) in order to create lower dimensional feature vectors. This work evaluates such reduced feature vectors in a matching application, as well as their distinctiveness in an image retrieval application. The computational time and memory usage are then measured by comparing the original and the reduced feature vectors. OBSERVAÇÃONa segunda folha, do arquivo em anexo, o meu nome tem dois pequenos erros / Mestrado / Ciência da Computação / Mestre em Ciência da Computação

Fundação do Amparo à Pesquisa do Estado do Amazonas (FAPEAM) / Nesta dissertação de mestrado é apresentada uma proposta de um método simples de compressão de dados sem perda para Redes de Sensores sem Fio (RSSF). Este método é baseado numa codificação Huffman convencional aplicada a um conjunto de amostras de parâmetros monitorados que possuam uma forte correlação temporal, fazendo com que seja gerado um dicionário Huffman a partir dessas probabilidades e que possam ser utilizadas em outros conjuntos de parâmetros de mesma característica. Os resultados de simulação usando temperatura e umidade relativa mostram que este método supera alguns dos mais populares mecanismos de compressão projetados especificamente para RSSF. / In this masters thesis we present a lightweight lossless data compression method for wireless sensor networks(WSN). This method is based on a conventional Huffman coding applied to a sample set of monitored parameters that have a strong temporal correlation, so that a Huffman dictionary is generated from these probabilities, and which may be used in other sets of parameters with same characteristic. Simulations results using temperature and relative humidity measurements show that the proposed method outperforms popular compression mechanisms designed specifically for wireless sensor networks.

Orientadores: Celio Pasquini, Mario Cesar Ugulino de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Quimica / Made available in DSpace on 2018-08-09T13:24:36Z (GMT). No. of bitstreams: 1 DantasFilho_HeronidesAdonias_D.pdf: 2337564 bytes, checksum: b5a44bf3eec3ce95ab683c5b2621b012 (MD5) Previous issue date: 2007 / Resumo: Neste trabalho foram desenvolvidas e aplicadas técnicas de seleção de amostras e de variáveis espectrais para calibração multivariada a partir do Algoritmo das Projeções Sucessivas (APS). Também foi utilizada a transformada wavelet para resolver problemas de redução de ruído associado a dados de espectroscopia NIR (Infravermelho Próximo), na construção de modelos de calibração multivariada baseados em Regressão Linear Múltipla (MLR) para estimativa de parâmetros de qualidade de óleo diesel combustível e também de madeira de eucalipto. Os espectros NIR de transmitância para óleo diesel e de reflectância para madeira de eucalipto foram registrados empregando-se um equipamento NIR-Bomem com detector de Arseneto de Gálio e Índio. Para a aplicação em óleo diesel, foram estudadas as regiões espectrais: 850 - 1.100 nm, 1.100 - 1.570 nm e 1.570 - 2.500 nm. Para as amostras de madeira de eucalipto foi empregada a região de 1.100 - 2.500 nm. Os resultados do uso de técnicas de seleção de variáveis e amostras por MLR comprovaram sua simplicidade frente os modelos de regressão por mínimos quadrados parciais (PLS) que empregam toda a região espectral e transformação em variáveis latentes e são mais complexos de interpretar. O emprego de seleção de amostras demonstrou ainda a possibilidade de procedimentos de recalibrações e transferência de calibração que utilizam um número reduzido de amostras, sem a perda significativa da capacidade preditiva dos modelos MLR. O uso de filtragem wavelet também teve sua eficiência comprovada tanto no contexto da calibração multivariada quanto na filtragem de espectros NIR a partir de varreduras individuais. Na maioria dos casos de que trata esta tese e por conseqüência das técnicas quimiométricas empregadas, melhorias quanto à minimização do erro (RMSEP) associado à quantificação dos parâmetros de qualidade, bem como redução do tempo empregado na aquisição de varreduras de espectros NIR foram as principais contribuições fornecidas / Abstract: This work describes two techniques for spectral variable and sample selection based on the Successive Projections Algorithm (SPA), aiming the construction of multivariate regression models. Also, the wavelet transform was employed to solve problems related to noise reduction associated with spectroscopic data in the near infrared spectral region (NIR), and employed in the construction of multivariate calibration models based in Linear Multiple Regression (LMR) to estimate the quality parameters of diesel fuel and eucalyptus wood. The NIR transmission spectra for diesel samples and the reflectance spectra obtained for wood samples were acquired by using a NIR-Bomen equipment with AsGaIn detector. For application in diesel, the following spectral regions have been investigated: 850 - 1100 nm, 1100 - 1570 nm and 1570 - 2500 nm. For wood samples the spectral region employed was from 1100 - 2500 nm. The results obtained by using the variable selection techniques and LMR demonstrate their simplicity when compared with its counterpart Partial Least Square (PLS) which employs full spectral region and latent variables, being, therefore, more difficult to be interpreted. The use of wavelet filtering also demonstrates its efficiency both for multivariate calibration and NIR spectral data filtering. In most of the cases approached in this work, and inconsequence for the chemometric techniques employed, improvements in the error (RMSEP) associated with the quality parameters as well a decrease in the analysis time were the main achievements of this work / Doutorado / Quimica Analitica / Doutor em Ciências

Orientador: Jesus Enrique Garcia / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Cientifica / Made available in DSpace on 2018-08-15T18:18:34Z (GMT). No. of bitstreams: 1 Yaginuma_KarinaYuriko_M.pdf: 793513 bytes, checksum: 80908040b7ddf985dbe851b78dc4f279 (MD5) Previous issue date: 2010 / Resumo: Nesta dissertação e proposta uma metodologia de compressão de dados usando Modelos de Markov Mínimos (MMM). Para tal fim estudamos cadeias de Markov de alcance variavel (VLMC, Variable Length Markov Chains) e MMM. Apresentamos entao uma aplicacão dos MMM a dados linguísticos. Paralelamente estudamos o princípio MDL (Minimum Description Length) e o problema de compressão de dados. Propomos uma metodologia de compressao de dados utilizando MMM e apresentamos um algoritmo próprio para compressao usando MMM. Comparamos mediante simulacão e aplicacao a dados reais as características da compressao de dados utilizando as cadeias completas de Markov, VLMC e MMM / Abstract: In this dissertation we propose a methodology for data compression using Minimal Markov Models (MMM). To this end we study Variable Length Markov Chains (VLMC) and MMM. Then present an application of MMM to linguistic data. In parallel we studied the MDL principle (Minimum Description Length) and the problem of data compression. We propose a method of data compression using MMM and present an algorithm suitable for compression using MMM. Compared through simulation and application to real data characteristics of data compression using the complete Markov chains, VLMC and MMM / Mestrado / Probabilidade e Estatistica / Mestre em Estatística