Made available in DSpace on 2013-08-07T18:42:52Z (GMT). No. of bitstreams: 1 000444177-Texto+Completo-0.pdf: 1659305 bytes, checksum: bdead0d762530fe1980280cda19165e9 (MD5) Previous issue date: 2012 / In advanced deep submicron technologies, the aggressive scaling of the clock to increasingly higher frequencies has now terminated. At the circuit top level, global clocking is not feasible anymore, which has led to the popularization of the Globally Asynchronous Locally Synchronous paradigm for constructing complex system on chip devices, with local islands of clocked logic interconnected by asynchronous communication. By providing packet-based communication and scalable communication parallelism compared to traditional bus-based communication, asynchronous network- on-chip have recently shown their benefits compared to their synchronous counterparts to build future many-core architectures, in terms of both performance and power. One of the next challenges for such asynchronous communication architectures is reliability, in the form of robustness to single event effects, when under the impact of particles generated by ionizing radiation. This occurs because technology downscaling continuously increases the logic sensitivity of silicon devices to such effects. Contrary to what happens in synchronous circuits, delay variations induced by radiation usually have no impact on asynchronous quasi-delay insensitive (QDI) combinational logic blocks, but in case of storage logic, bit flips may corrupt the circuit state with no recovery solution, even when using asynchronous circuits. This work proposes a new set of hardening techniques against single event effects applicable to asynchronous networks-on-chip. It presents practical case studies of use for these techniques and evaluates them in close to real life situations. The obtained results show that the achieved increase in asynchronous network-on-chip robustness has the potential to leverage this communication architecture solution as the main choice for the next generations of complex silicon devices on advanced nodes technologies such as 32 nm, 28 nm, 20 nm and below. / O aumento agressivo das frequências de operação de sinais de relógio em tecnologias submicrônicas profundas chegou ao seu limite. O uso de relógios globais não é mais viável em tais tecnologias, o que fomenta a popularização do paradigma Globalmente Assíncrono, Localmente Síncrono na construção de sistemas integrados complexos, onde se empregam ilhas síncronas de lógica interconectadas através de comunicação assíncrona. Redes intrachip assíncronas proveem um modelo de comunicação baseado em troca de pacotes e paralelismo de comunicação escalável quando comparado com arquiteturas de comunicação tradicionais, como as baseadas em barramentos compartilhados. Devido a estas características, tal tipo de redes vem revelando benefícios, quando comparadas com suas equivalentes síncronas, para construir as arquiteturas many-cores do futuro, e isto em termos de ambos, desempenho e dissipação de potência. Um dos próximos desafios para as arquiteturas de comunicação em questão é a confiabilidade, na forma de robustez a efeitos de evento único (em inglês, single event effects ou SEEs), quando o circuito sofre impactos de partículas geradas por radiação ionizante. Isto ocorre porque a diminuição contínua das geometrias de dispositivos semicondutores em tecnologias sucessivas aumenta cada vez mais a sensibilidade destes a tais efeitos. Ao contrário do que ocorre em circuitos síncronos, variações de atraso induzidas por radiação em geral não geram qualquer impacto, exceto por possíveis perdas de desempenho, em circuitos lógicos assíncronos construídos usando técnicas quase insensíveis a atrasos (em inglês quasi-delay insensitive ou QDI). Contudo, a inversão de valores de bits em dispositivos de armazenamento pode corromper o estado do circuito sem possível solução de recuperação, mesmo no caso de assíncronos. Este trabalho propõe um novo conjunto de técnicas aplicáveis a redes intrachip assíncronas, que visa o aumento de robustez contra efeitos de evento único. Apresentam-se estudos de caso práticos de tais técnicas e avaliam-se as mesmas em ambientes que simulam casos reais de uso. Os resultados obtidos mostram que o aumento de robustez alcançado sobre redes intrachip tem o potencial de tornar esta arquitetura de comunicação a principal candidata para integrar as novas gerações de dispositivos de silício complexos construídos com o emprego de nodos tecnológicos avançados tais como 32 nm, 28 nm, 20 nm e abaixo.

Made available in DSpace on 2013-08-07T18:53:22Z (GMT). No. of bitstreams: 1 000426077-Texto+Completo-0.pdf: 2924255 bytes, checksum: db9d0934d00c438bee9455a2486e2e76 (MD5) Previous issue date: 2010 / Identifying the causes of unplanned outages is a complex task that involves many factors and directly affects the company's planning and the tasks of operating and maintaining their networks. In addition, companies must follow standards of quality and continuity set by the regulator, which, when violated, result in monetary penalties imposed as fines and compensation to its customers. In this dissertation is presented a proposal for implementing a multicriteria method, called Analytical Hierarchy Process – AHP –, to support the process of identifying the causes of faults in distribution systems. Initially some concepts about causes of unplanned events are presented, followed by the theoretical presentation of the Analytical Hierarchy Process – AHP – and the development of the proposed methodology. The AHP provides a simplified and intuitive approach to complex problems through its hierarchical decomposition and allows to measure the consistency of the information used. The method also has the advantage of being able to appropriate continuously of the knowledge and experience from experts, promoting an adequate solution when it doesn't exist an adequate historical data base. The AHP can also be used for the continuous qualification of an outage events database. The dissertation is finished with examples of the method applicated for identifying causes of unplanned events. / A identificação das causas de desligamentos não programados é uma tarefa complexa que envolve diversos fatores e afeta diretamente o planejamento da empresa e as tarefas de operação e manutenção de suas redes. Além disso, as empresas devem seguir padrões de qualidade e continuidade definidos pelo órgão regulador, os quais, quando violados, acarretam em penalidades monetárias impostas às empresas sob a forma de multas e de ressarcimento a seus consumidores. Nesta dissertação é apresentada uma proposta de aplicação de um método multicritério, chamado de Processo Analítico Hierárquico – AHP, para apoiar o processo de identificação das causas de falhas em sistemas de distribuição. Inicialmente são apresentados alguns conceitos sobre causas de eventos não programados seguido da apresentação teórica do Processo Analítico Hierárquico – AHP e do desenvolvimento da metodologia proposta. O AHP oferece uma abordagem simplificada e intuitiva a problemas complexos através de sua decomposição hierárquica e permite avaliar o grau de consistência das informações utilizadas. O método possui ainda a vantagem de poder se apropriar do conhecimento e da experiência dos especialistas de forma contínua, promovendo uma solução adequada quando não existe uma base de dados históricos apropriada. O AHP também pode ser utilizado para a qualificação contínua de uma base de dados de eventos não programados. A dissertação é finalizada com exemplos de aplicação do método para identificação de causas de eventos não programados.

Made available in DSpace on 2015-04-14T13:56:20Z (GMT). No. of bitstreams: 1 426077.pdf: 2924255 bytes, checksum: db9d0934d00c438bee9455a2486e2e76 (MD5) Previous issue date: 2010-03-30 / A identifica??o das causas de desligamentos n?o programados ? uma tarefa complexa que envolve diversos fatores e afeta diretamente o planejamento da empresa e as tarefas de opera??o e manuten??o de suas redes. Al?m disso, as empresas devem seguir padr?es de qualidade e continuidade definidos pelo ?rg?o regulador, os quais, quando violados, acarretam em penalidades monet?rias impostas ?s empresas sob a forma de multas e de ressarcimento a seus consumidores. Nesta disserta??o ? apresentada uma proposta de aplica??o de um m?todo multicrit?rio, chamado de Processo Anal?tico Hier?rquico AHP, para apoiar o processo de identifica??o das causas de falhas em sistemas de distribui??o. Inicialmente s?o apresentados alguns conceitos sobre causas de eventos n?o programados seguido da apresenta??o te?rica do Processo Anal?tico Hier?rquico AHP e do desenvolvimento da metodologia proposta. O AHP oferece uma abordagem simplificada e intuitiva a problemas complexos atrav?s de sua decomposi??o hier?rquica e permite avaliar o grau de consist?ncia das informa??es utilizadas. O m?todo possui ainda a vantagem de poder se apropriar do conhecimento e da experi?ncia dos especialistas de forma cont?nua, promovendo uma solu??o adequada quando n?o existe uma base de dados hist?ricos apropriada. O AHP tamb?m pode ser utilizado para a qualifica??o cont?nua de uma base de dados de eventos n?o programados. A disserta??o ? finalizada com exemplos de aplica??o do m?todo para identifica??o de causas de eventos n?o programados.

Made available in DSpace on 2013-08-07T18:42:44Z (GMT). No. of bitstreams: 1 000430304-Texto+Completo-0.pdf: 2164502 bytes, checksum: db47a771a28123bb6c1aa5df3d495e3b (MD5) Previous issue date: 2010 / The innovations on integrated circuit fabrics are continuously reducing components size, which increases the logic density of systems‐on‐chip (SoC), but also affect the reliability of these components. Chip‐level global buses are especially subject to crosstalk faults, which can lead to increased delay and glitches. This work evaluates different fault tolerant approaches for Networkson‐ chip (NoCs) such that the network can maintain the original network performance even in the presence of faults. Four different approaches are presented and evaluated in terms of area overhead, packet latency, power consumption, and residual fault coverage. Results demonstrate that the use of CRC coding at each link is preferred when minimal area and power overhead are the main goals. However, each one of the methods presented here has its own advantages and can be applied depending on the target application. / As inovações na fabricação de circuitos integrados têm reduzido continuamente o tamanho dos componentes, permitindo um aumento na densidade lógica de sistemas eletrônicos complexos, denominados SoCs (Systems‐on‐a‐Chip), mas afetando também a confiabilidade destes componentes. Barramentos globais utilizados para interconexão de componentes em um chip estão cada vez mais sujeitos aos efeitos de crosstalk, que podem causar atrasos e picos nos sinais. Este trabalho apresenta e avalia diferentes técnicas para tolerância a falhas em redes intra‐chip, nos quais a rede é capaz de manter o mesmo desempenho da rede original mesmo na ocorrência de falhas. Quatro técnicas são apresentadas e avaliadas em termos de consumo adicional de área, latência dos pacotes, consumo de potência e análise de defeitos residuais. Os resultados demonstram que o uso de codificação CRC nos enlaces é vantajoso quando o mínimo acréscimo de área e consumo de potência é o principal objetivo. Entretanto, cada um dos métodos apresentados neste trabalho tem as suas próprias vantagens e podem ser utilizados dependendo da aplicação alvo.

Made available in DSpace on 2014-06-12T17:41:42Z (GMT). No. of bitstreams: 2 arquivo7334_1.pdf: 2101921 bytes, checksum: 616398eed784919dd3fc90046a28924c (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2006 / Conselho Nacional de Desenvolvimento Científico e Tecnológico / É proposta uma metodologia de análise de disponibilidade para sistemas complexos baseada num modelo de inferência para as taxas falha e de reparo de um processo markoviano. Para tanto, influências causais entre variáveis monitoradas que influenciam direta ou indiretamente o tempo entre falhas e de reparo são analisadas, tais como: qualidade do equipamento instalado, tipo da última manutenção realizada, fatores que causam a falha dos equipamentos, a forma como os equipamentos falham e outras variáveis monitoradas do sistema. Para representar as relações causais dessas variáveis, serão utilizadas as redes bayesianas no contexto da extração do conhecimento de base de dados. De acordo com essa abordagem, o modelo proposto irá fazer uso de uma base de dados para determinar a topologia da rede formada pelas variáveis monitoradas e o tempo entre falhas e de reparo dos equipamentos. Com as redes bayesianas estruturadas, torna-se possível, por meio do teorema de Bayes, atualizar as distribuições de probabilidade dos tempos dado um evento de manutenção ou uma nova evidência em alguma variável da rede. Uma base de dados de um sistema complexo no campo de produção de óleo será utilizada como um exemplo de aplicação

Made available in DSpace on 2015-04-14T14:49:55Z (GMT). No. of bitstreams: 1 444177.pdf: 1659305 bytes, checksum: bdead0d762530fe1980280cda19165e9 (MD5) Previous issue date: 2012-08-28 / In advanced deep submicron technologies, the aggressive scaling of the clock to increasingly higher frequencies has now terminated. At the circuit top level, global clocking is not feasible anymore, which has led to the popularization of the Globally Asynchronous Locally Synchronous paradigm for constructing complex system on chip devices, with local islands of clocked logic interconnected by asynchronous communication. By providing packet-based communication and scalable communication parallelism compared to traditional bus-based communication, asynchronous network- on-chip have recently shown their benefits compared to their synchronous counterparts to build future many-core architectures, in terms of both performance and power. One of the next challenges for such asynchronous communication architectures is reliability, in the form of robustness to single event effects, when under the impact of particles generated by ionizing radiation. This occurs because technology downscaling continuously increases the logic sensitivity of silicon devices to such effects. Contrary to what happens in synchronous circuits, delay variations induced by radiation usually have no impact on asynchronous quasi-delay insensitive (QDI) combinational logic blocks, but in case of storage logic, bit flips may corrupt the circuit state with no recovery solution, even when using asynchronous circuits. This work proposes a new set of hardening techniques against single event effects applicable to asynchronous networks-on-chip. It presents practical case studies of use for these techniques and evaluates them in close to real life situations. The obtained results show that the achieved increase in asynchronous network-on-chip robustness has the potential to leverage this communication architecture solution as the main choice for the next generations of complex silicon devices on advanced nodes technologies such as 32 nm, 28 nm, 20 nm and below / O aumento agressivo das frequ?ncias de opera??o de sinais de rel?gio em tecnologias submicr?nicas profundas chegou ao seu limite. O uso de rel?gios globais n?o ? mais vi?vel em tais tecnologias, o que fomenta a populariza??o do paradigma Globalmente Ass?ncrono, Localmente S?ncrono na constru??o de sistemas integrados complexos, onde se empregam ilhas s?ncronas de l?gica interconectadas atrav?s de comunica??o ass?ncrona. Redes intrachip ass?ncronas proveem um modelo de comunica??o baseado em troca de pacotes e paralelismo de comunica??o escal?vel quando comparado com arquiteturas de comunica??o tradicionais, como as baseadas em barramentos compartilhados. Devido a estas caracter?sticas, tal tipo de redes vem revelando benef?cios, quando comparadas com suas equivalentes s?ncronas, para construir as arquiteturas many-cores do futuro, e isto em termos de ambos, desempenho e dissipa??o de pot?ncia. Um dos pr?ximos desafios para as arquiteturas de comunica??o em quest?o ? a confiabilidade, na forma de robustez a efeitos de evento ?nico (em ingl?s, single event effects ou SEEs), quando o circuito sofre impactos de part?culas geradas por radia??o ionizante. Isto ocorre porque a diminui??o cont?nua das geometrias de dispositivos semicondutores em tecnologias sucessivas aumenta cada vez mais a sensibilidade destes a tais efeitos. Ao contr?rio do que ocorre em circuitos s?ncronos, varia??es de atraso induzidas por radia??o em geral n?o geram qualquer impacto, exceto por poss?veis perdas de desempenho, em circuitos l?gicos ass?ncronos constru?dos usando t?cnicas quase insens?veis a atrasos (em ingl?s quasi-delay insensitive ou QDI). Contudo, a invers?o de valores de bits em dispositivos de armazenamento pode corromper o estado do circuito sem poss?vel solu??o de recupera??o, mesmo no caso de ass?ncronos. Este trabalho prop?e um novo conjunto de t?cnicas aplic?veis a redes intrachip ass?ncronas, que visa o aumento de robustez contra efeitos de evento ?nico. Apresentam-se estudos de caso pr?ticos de tais t?cnicas e avaliam-se as mesmas em ambientes que simulam casos reais de uso. Os resultados obtidos mostram que o aumento de robustez alcan?ado sobre redes intrachip tem o potencial de tornar esta arquitetura de comunica??o a principal candidata para integrar as novas gera??es de dispositivos de sil?cio complexos constru?dos com o emprego de nodos tecnol?gicos avan?ados tais como 32 nm, 28 nm, 20 nm e abaixo

[pt] Este trabalho apresenta modelo para avaliação quantitativa da confiabilidade de sistemas a partir do conhecimento das confiabilidades individuais dos componentes, sua configuração física e dos requisitos de desempenho do sistema. O modelo tem como base Diagramas Lógicos e caracteriza-se por ser versátil e de fácil aplicação em estudos de alternativas de projeto em qualquer especialidade de engenharia. Para implementação do modelo desenvolveu-se programa computacional de uso amigável com interface gráfica. São apresentados testes com sistemas realistas. / [en] This work presents a model for quantitative analysis of the systems reliability considering the knowledge of each component reliability and its physical configuration, as well as on the system performance requirements. This model is based on Logical Diagrams and distinguishes itself by its versatility and easiness of application in project alternative studies in any branch of engineering. In order to implement the model, we developed a user-friendly software with a graphic interface. Moreover, we present several tests with realistic systems.

Submitted by Diogo Barreiros (diogo.barreiros@ufba.br) on 2017-02-17T16:37:53Z No. of bitstreams: 1 barboza2006.pdf: 716139 bytes, checksum: 56397fad812dffadf11ce4841ed6c59c (MD5) / Approved for entry into archive by Vanessa Reis (vanessa.jamile@ufba.br) on 2017-02-21T11:53:04Z (GMT) No. of bitstreams: 1 barboza2006.pdf: 716139 bytes, checksum: 56397fad812dffadf11ce4841ed6c59c (MD5) / Made available in DSpace on 2017-02-21T11:53:04Z (GMT). No. of bitstreams: 1 barboza2006.pdf: 716139 bytes, checksum: 56397fad812dffadf11ce4841ed6c59c (MD5) / O termo IEEE 802.11 diz respeito a uma família de especificações que buscam obter conectividade sem fio para estações fixas, portáveis e móveis em uma rede local. Redes IEEE 802.11 têm, recentemente, despertado interesse como tecnologia de suporte para a comunicação em aplicações sem fio na automação, em particular em aplicações de chão de fábrica e de controle de plantas, onde, muitas vezes, requisitos de tempo-real e requisitos de confiabilidade são necessários. Neste contexto, o uso de métodos formais permite a obtenção de um conhecimento mais preciso sobre as propriedades do protocolo bem como a especificação e verificação destas propriedades. Este trabalho apresenta uma especificação e verificação formal da função de controle de acesso ao meio da sub-camada MAC do padrão IEEE 802.11 usando UPPAAL, um verificador de modelos gratuito, que suporta os conceitos de relógios e tempo. O uso do UPPAAL permitiu considerar, dentro da modelagem, as características temporais do protocolo. A verificação procurou identificar uma série de propriedades que fornecesse aos projetistas de aplicações e sistemas de tempo-real um conjunto mínimo de garantias relativas aos canais de comunicação. Entre as propriedades verificadas, destacamos a habilidade das estações possuírem acesso ao meio dentro de um tempo finito e conhecido e, portanto, a adequação do protocolo como suporte a aplicações que necessitem de garantias temporais.

O dimensionamento otimizado de sistemas de distribuição de águas tem originado centenas de trabalhos científicos nas últimas quatro décadas. Vários pesquisadores têm buscado encontrar uma metodologia capaz de dimensionar essas redes considerando diversos aspectos e incertezas características desse tipo de projeto. No entanto, os resultados da maioria das metodologias desenvolvidas não podem ser aplicados na prática. O objetivo deste trabalho é elaborar uma metodologia de dimensionamento de redes de distribuição de água considerando um enfoque multiobjetivo. A metodologia desenvolvida considera três aspectos referentes ao projeto desses sistemas: custo; confiabilidade e perdas por vazamentos. Para tanto, empregou-se um método de otimização multiobjetivo baseado em algoritmos genéticos para a geração do conjunto de soluções não-dominadas e um método multicriterial para escolha da alternativa final. Para representar os objetivos do problema, foram testadas nove funções: custo, vazamentos, entropia, resiliência, tolerância à falha, expansibilidade, efeito do envelhecimento e resilientropia, sendo que sete destas são específicas para a representação da confiabilidade. Para se avaliar as alternativas geradas foi desenvolvido um modelo de análise hidráulica que fosse capaz de trabalhar com vazamentos e com demandas dependente da pressão. Os métodos escolhidos foram o Híbrido de Nielsen e o Gradiente. Das funções testadas, a resilientropia, proposta originalmente neste trabalho, foi a que melhor se ajustou ao conceito formal de confiabilidade, representado pela função tolerância. Os resultados encontrados pela metodologia mostraram-se promissores, uma vez esta foi capaz de encontrar redes eficientes ao final das simulações. / The topic \"Optimized design of water distribution systems\" has generated hundreds of scientific publications in the last four decades. Several researchers have searched for a technology which would take into account a variety of aspects and uncertainties innate to the design of such networks. However, the results of most methodologies developed are not practical. The objective of this work is to develop a methodology for water distribution systems design that has a multi-objective focus. The methodology developed focuses in three aspects of the design of such systems: cost, reliability and losses by leaking. A multiobjective optimization method based on generic algorithms, generating a set of non-defined solutions, and a multi-criteria method for choosing the final alternative, was employed. Nine functions representing the objectives of the problem (method) were tested: cost, leakages, entropy, resilience, failure tolerance, expansibility, aging effect and resilienthropy, seven of which are specific to representing reliability. In order to evaluate the generated alternatives, a hydraulic analysis model, that could handle leakages and pressure dependent demands, was developed. The chosen methods were Nielsen\'s Hybrid, and the Gradient. Of all tested functions, resilientropy, originally proposed in this work, proved to be the one best adjusted to the formal concept of reliability, represented by the tolerance function. The results obtained by this methodology are promising, as they produced efficient distribution networks at the end of the simulations performed.

Made available in DSpace on 2015-04-14T14:49:30Z (GMT). No. of bitstreams: 1 430304.pdf: 2164502 bytes, checksum: db47a771a28123bb6c1aa5df3d495e3b (MD5) Previous issue date: 2010-01-27 / As inova??es na fabrica??o de circuitos integrados t?m reduzido continuamente o tamanho dos componentes, permitindo um aumento na densidade l?gica de sistemas eletr?nicos complexos, denominados SoCs (Systems‐on‐a‐Chip), mas afetando tamb?m a confiabilidade destes componentes. Barramentos globais utilizados para interconex?o de componentes em um chip est?o cada vez mais sujeitos aos efeitos de crosstalk, que podem causar atrasos e picos nos sinais. Este trabalho apresenta e avalia diferentes t?cnicas para toler?ncia a falhas em redes intra‐chip, nos quais a rede ? capaz de manter o mesmo desempenho da rede original mesmo na ocorr?ncia de falhas. Quatro t?cnicas s?o apresentadas e avaliadas em termos de consumo adicional de ?rea, lat?ncia dos pacotes, consumo de pot?ncia e an?lise de defeitos residuais. Os resultados demonstram que o uso de codifica??o CRC nos enlaces ? vantajoso quando o m?nimo acr?scimo de ?rea e consumo de pot?ncia ? o principal objetivo. Entretanto, cada um dos m?todos apresentados neste trabalho tem as suas pr?prias vantagens e podem ser utilizados dependendo da aplica??o alvo.