Les technologies d'empilement vertical de circuits intégrés, plus connues sous le terme « intégration 3D », ont connu un développement important durant les six dernières années, dans l'optique de proposer une alternative aux approches bidimensionnelles traditionnelles comme les Systems on Chip (SoC). Cette nouvelle architecture a été adaptée au domaine du packaging des circuits intégrés à travers le packaging en 3D réalisé à l'échelle de la plaque ou 3D-WLP pour 3D-Wafer Level Packaging. L'intégration 3D-WLP permet une diminution des tailles des dispositifs finaux, une augmentation de la densité des interconnexions ainsi qu'une réduction des coûts de fabrication. La maîtrise de la réalisation des via traversant, ou TSV pour Through Silicon Via, est une étape clé qui permet d'assurer une connexion électrique entre les différents niveaux empilés. On s'intéresse dans ces travaux de thèse au TSV dans son approche via-last, c'est-à-dire fabriqué en face arrière du dispositif, après les transistors et les niveaux de métallisation de la face avant, et plus particulièrement à l'étape de passivation organique des TSV. En effet, ce via traversant est d'un diamètre trop important pour être complètement rempli avec sa métallisation en cuivre. L'étude concerne donc une solution incluant un remplissage en polymère afin d'améliorer la solution existante en termes de fiabilité et de compatibilité avec des empilements verticaux supplémentaires. / 3D integration technologies for integrated circuits have been widely developed during the six last years in order to propose an alternative to bi-dimensional approaches such as the Systems on Chip (SoC). This new architecture is also used for integrated circuits packaging through 3D-Wafer Level Packaging (3D-WLP). Thus, vertical stacking allows smaller package footprint, higher interconnection density and lower fabrication costs. Through silicon via (TSV) is a key technology that insures vertical electrical interconnection between the stacked levels. This thesis deals with the via-last approach which consists in realizing the TSV at the back-side of the wafer, after the Front End Of the Line (FEOL) and the Back End Of the Line (BEOL), both located at the front-side. During the metallization steps, only a copper liner is electroplated in the TSV since its diameter is too large to achieve a complete metal filling. This study focuses on the TSV polymer insulation step and more specifically, a solution including a TSV polymer filling in order to improve the existing configuration in terms of reliability and compatibility with further 3D stacking.

Depuis l'invention du transistor dans les années 50, les performances des composants microélectroniques n'ont cessé de progresser, en passant notamment par l'augmentation de leur densité. Malheureusement, la miniaturisation des composants augmente les coûts de fabrication de façon prohibitive. Une solution, permettant d'accroître la densification et les fonctionnalités tout en limitant les coûts, passe par l'empilement des composants microélectroniques. Leurs connexions électriques s'effectuent alors à l'aide d'interconnexions verticales brasées au moyen d'un joint de brasure. Afin d'empêcher leurs ruptures lors des dilatations thermiques, les interconnexions sont protégées au moyen d'un polymère underfill. L'objectif de cette thèse est d'évaluer la faisabilité et la pertinence d'une nouvelle solution de remplissage par polymère, appelée wafer-level underfill (WLUF). L'écoulement de l'underfill durant l'étape d'assemblage des composants est modélisé afin de prédire les paramètres de scellement idéaux, permettant la formation des interconnexions électriques. Puis, l'intégration de nouveaux underfills, possédant des propriétés thermomécaniques différentes, pouvant affecter l'intégrité et le fonctionnement du dispositif, l'étude de la robustesse du procédé WLUF et, par conséquent, l'évaluation de sa possibilité d'industrialisation est effectuée.

Depuis l'invention du transistor dans les années 50, les performances des composants microélectroniques n'ont cessé de progresser, en passant notamment par l'augmentation de leur densité. Malheureusement, la miniaturisation des composants augmente les coûts de fabrication de façon prohibitive. Une solution, permettant d'accroître la densification et les fonctionnalités tout en limitant les coûts, passe par l'empilement des composants microélectroniques. Leurs connexions électriques s'effectuent alors à l'aide d'interconnexions verticales soudées au moyen d'un joint de brasure. Afin d'empêcher leurs ruptures lors des dilatations thermiques, les interconnexions sont protégées au moyen d'un polymère underfill. L'objectif de cette thèse est d'évaluer la faisabilité et la pertinence d'une nouvelle solution de remplissage par polymère, appelée wafer-level underfill (WLUF). L'écoulement de l'underfill durant l'étape d'assemblage des composants est modélisé afin de prédire les paramètres de scellement idéaux, permettant la formation des interconnexions électriques. Puis, l'intégration de nouveaux underfills, possédant des propriétés thermomécaniques différentes, pouvant affecter l'intégrité et le fonctionnement du dispositif, l'étude de la fiabilité du procédé WLUF et, par conséquent, l'évaluation de sa possibilité d'industrialisation est effectuée.

Pour la détermination des contraintes thermomécaniques au niveau du silicium, les capteurs piézorésistifs (en rosette) composés de 4nMOS et 4pMOS ont été développés et embarqués dans des produits de la microélectronique.Les relations caractéristiques liant les grandeurs piézorésistives, électriques et mécaniques ont été établies.La détermination des grandeurs piézorésistives nécessite un test de calibration effectué ici à l’aide d’une machine de flexion quatre-points. Cette machine a été conçue et fabriquée dans le cadre de cette thèse et permet d’appliquer une contrainte uniforme uni-axiale dans l’échantillon de silicium et de déterminer ainsi les trois coefficients piézorésistifs.Les capteurs intégrés sur différentes technologies telles que CMOS65, BiCMOS55, CMOS40, BSI140 et PIC25 ont été calibrés avec cette machine.Ces capteurs MOS ont été utilisés dans les cas d’études des contraintes induites par le TSV (technologie CMOS65), par la mise en boitier avec un empilement 3D (technologie CMOS65) et un empilement 2D (technologie BiCMOS55).Les résultats donnent des composantes de contraintes (σyy, σzz) qui ne sont pas en bonne corrélation avec les résultats de simulations. Les réponses électriques des MOS orientés à 90° (direction [010]) par rapport à l’axe des x (direction [100]) sont mises en question, car le coefficient (π12) obtenu à partir de ce MOS agit directement sur les deux composantes de contraintes.D’autre part, les variations de contraintes dans la zone des capteurs, les variabilités inter-puces et inter-plaques perturbent les résultats.Intégrées dans la même structure de test de la technologie CMOS40, différents composants ont été étudiés, notamment les transistors MOS rosette, la structure bandgap et les résistances poly-Si qui ont aussi été calibrés.Une étude de la contrainte thermomécanique induite par la mise en boitier de cette technologie a révélé un fort impact sur les réponses de sortie (mobilité des MOS, tension bandgap).Par une étude de minimisation paramétrique, cet impact a été réduit en agissant sur les dimensions géométriques des constituants et les propriétés matériaux de la résine de moulage.Ces résultats montrent que les MOS en rosette peuvent être utilisés comme capteurs de contraintes mais avec une efficacité limitée. L’utilisation des résistances actives comme capteurs de contraintes est donc envisageable. Par contre, ces MOS peuvent être utilisés pour déterminer l’impact des contraintes sur le fonctionnement de la puce. / For the thermomechanical stress assessment in silicon, piezoresistive sensors (in rosette) composed of 4nMOS and 4pMOS were developed and embedded into microelectronic products.The characteristic relations between piezoresistive, electrical and mechanical quantities were established.Piezoresistive quantities were identified thanks to a four-points bending calibration machine. This machine was designed and fabricated in the frame of this PhD and enables applying a known uniform uniaxial stress into silicon sample and then calculating the three piezoresistive coefficients.The sensors embedded into different technologies such as CMOS65, BiCMOS55, CMOS40, BSI140 and PIC25 were calibrated with this machine.These MOS sensors were used for studying stresses induced by TSV (CMOS65 technology), by packaging with 3D stacking (CMOS65 technology) and 2D stacking (BiCMOS55 technology).The results give stress components (σyy, σzz) which are not in a good agreement with simulation results. Electrical responses of the MOS oriented at 90° ([010] direction with respect to the x axis ([100] direction)) are questioned because the coefficients (π12) obtained from this MOS acts directly on the two components.In addition, stress variations in sensors area, as well as inter-chips and inter-wafers variabilities disturb the results.Integrated into the same test chip of the CMOS40 technology, different structures were studied, namely the MOS transistors, the bandgap structure and the poly-Si resistances which were also calibrated.For this technology, a study of thermomechanical stress induced by packaging revealed a significant impact on the output responses (MOS mobility, bandgap voltage). Through a minimization parametric study, this impact was reduced by controlling the geometrical dimensions of components and the material properties of the moulding compound.These results show that, MOS rosettes can be used as stress sensors but with a limited efficiency. The use of active resistances as stress sensors is therefore envisaged. However, these MOS can be used to study the impact of stresses on the chip operation.

Depuis l'invention du transistor dans les années 50, les performances des composants microélectroniques n'ont cessé de progresser, en passant notamment par l'augmentation de leur densité. Malheureusement, la miniaturisation des composants augmente les coûts de fabrication de façon prohibitive. Une solution, permettant d'accroître la densification et les fonctionnalités tout en limitant les coûts, passe par l'empilement des composants microélectroniques. Leurs connexions électriques s'effectuent alors à l'aide d'interconnexions verticales soudées au moyen d'un joint de brasure. Afin d'empêcher leurs ruptures lors des dilatations thermiques, les interconnexions sont protégées au moyen d'un polymère underfill. L'objectif de cette thèse est d'évaluer la faisabilité et la pertinence d'une nouvelle solution de remplissage par polymère, appelée wafer-level underfill (WLUF). L'écoulement de l'underfill durant l'étape d'assemblage des composants est modélisé afin de prédire les paramètres de scellement idéaux, permettant la formation des interconnexions électriques. Puis, l'intégration de nouveaux underfills, possédant des propriétés thermomécaniques différentes, pouvant affecter l'intégrité et le fonctionnement du dispositif, l'étude de la fiabilité du procédé WLUF et, par conséquent, l'évaluation de sa possibilité d'industrialisation est effectuée. / Since the invention of the transistor in the Fifties, performances of microelectronics components did not cease progressing thanks to their density increase. Unfortunately, miniaturization of components increases manufacturing costs in a prohibitory way. A solution, allowing densification and functionalization increase without costs rise, is microelectronics components stack. Their electrical connections are carried out using vertical interconnections welded by means of solder joints. In order to prevent their ruptures during thermal dilatations, interconnections are protected thanks to polymer underfill. The objective of this thesis is to evaluate the feasibility and the relevance of a new solution of polymer filling, called wafer-level underfill (WLUF). Flow of underfill during components assembly step is modeled in order to predict ideal bonding parameters, allowing electrical interconnections formation. Then, integration of new underfills, having different thermomechanical properties, being able to affect device integrity and functioning, the study of WLUF process reliability and, consequently, the evaluation of its industrialization possibility is carried out.

Le silicium monolike (ML), est un matériau obtenu par croissance dirigée sur des germes monocristallins et dédié aux applications photovoltaïque. Cette thèse se concentre sur la qualité structurale de ces cristaux de plusieurs centaines de kilogrammes et qui contiennent des défauts dont certains affectent particulièrement le rendement solaire. Le but est de comprendre les mécanismes d'apparition et de multiplication de ces défauts pour pouvoir à terme les inhiber. Comme le développement de sous-joints de grains (SJG), principaux responsables des pertes de rendements photovoltaïques, est potentiellement lié aux contraintes thermomécaniques qui se développent au cours du cycle de fabrication, nous avons simulé numériquement les températures d'un four contenant un lingot sur un cycle complet (fusion, croissance, refroidissement). A partir des valeurs de températures, nous avons pu établir une cartographie des contraintes thermomécaniques ainsi que leur évolution temporelle. En parallèle, nous avons utilisé plusieurs techniques de caractérisations structurales et électriques pour analyser les défauts cristallins et leur répartition dans le lingot, et ce à différentes échelles. Au cours du cycle, un premier maximum de contrainte en fin de chauffe génère des dislocations et des précurseurs de SJG dans le germe, le second en fin de solidification / début de refroidissement mène à l'organisation finale des dislocations du bruit de fond présentes dans tout le lingot. Une fois les SJG apparus, ils s'étendent latéralement au fur et à mesure de la progression de l'interface solide-liquide. Ces sous-joints ont une structure constituée de dislocations sessiles et verticales, qui suivent le front de solidification mais également de dislocations mobiles qui viennent se bloquer sur cette structure préexistante. [...] / Monolike silicon (ML Si), is a material obtained by directional solidification on monocrystalline seeds and dedicated to photovoltaic applications. This thesis focuses on the structural quality of these crystals of several hundred kilograms that contain defects that potentially affect the photoelectric yield. The goal is to understand the mechanisms by which these defects nucleate and multiply in order to inhibit them. Since the development of sub-grain boundaries (SGB), which are the main factors for the losses of photovoltaic yields, is potentially related to the thermomechanical stresses that develop during a thermal cycle, we simulated numerically the temperatures of an oven containing an ingot over a complete cycle (fusion, growth, cooling). From the temperature values, we were able to establish a map of the thermomechanical stresses as well as their temporal evolution. In parallel, we used several structural and electrical characterization techniques to analyze crystalline defects and their distribution in the ingot at different scales. During the cycle, a first maximum of stress at the end of the heating stage generates dislocations and precursors of SGB in the seed. The second stress maximum at the end of solidification / start of cooling stage leads to the final organization of background dislocations present in the whole ingot. Once the SGB appear, they extend laterally as the solid-liquid interface progresses. These SGB have a structure consisting of sessile and vertical dislocations, which follow the solidification front and also mobile dislocations that interact with this pre-existing structure. The integration of these mobile dislocations, which can occur just below the solid-liquid interface or during cooling, increases the misorientation of the SGB. [...]

L’objectif des travaux menés au cours de cette thèse concerne l’étude et la réalisation de composants passifs planaires à couches magnétiques (YIG) fonctionnant à haute température (200°C). Pour cela, des études ont été effectuées en deux phases : une première partie sur la mécanique des empilements des couches minces et une seconde partie sur la caractérisation électrique des couches minces et des composants planaires réalisés (inductances planaires). La première phase a permis de mettre en évidence l’intégrité mécanique de la structure, c’est-à-dire une bonne adhésion des couches minces de cuivre sur le substrat magnétique (YIG) jusqu’à une température de 200°C. La deuxième phase sur la partie électrique des couches minces et des composants planaires a permis de mettre en évidence qu’aucune modification n’a été apportée à la structure du composant, et met en évidence que le composant garde ces mêmes propriétés électriques après un cyclage thermique (25°C – 200°C – 25°C) / The objective of the works carried out during this thesis concerns the study and realization of planar passive components with magnetic layers (YIG) operating at high temperature (200 ° C). For this, studies were carried out in two phases: a first part on the mechanics of stacking thin films and a second part on the electrical characterization of thin films and planar components realized (planar inductances). The first phase made it possible to demonstrate the mechanical integrity of the structure, that is to say a good adhesion of the thin copper layers on the magnetic substrate (YIG) up to a temperature of 200 ° C. The second phase on the electrical part of the thin layers and the planar components made it possible to demonstrate that no modification has been made to the structure of the component and shows that the component retains these same electrical properties after cycling Thermal (25 ° C - 200 ° C - 25 ° C)

La fiabilité de la simulation thermomécanique de composants de puissance est fortement liée à la précision des paramètres mécaniques tels que le module de Young (E) et le coefficient de dilatation thermique (CTE) des matériaux le constituant. La plupart du temps, les valeurs disponibles dans la littérature concernent les matériaux massifs, de plus leurs variations en fonction de la température ainsi que l'évolution de ces propriétés lors de cycles de fatigue sont rarement données. Afin de répondre à ce besoin, une technique a été développée utilisant une micro poutre bicouche (cantilever) qui possède la propriété de se courber lorsqu'elle subit un échauffement. Le module de Young et le cSfficient de dilation thermique de l'aluminium de 4µm et 10µm d'épaisseur, déposé par DC magnétron sputering, ont ainsi été mesurés avec précision. Les structures ont ensuite été soumises à des vibrations harmoniques forcées afin de caractériser l'évolution du module de Young lors de cycles de fatigue répétés. Les propriétés mécaniques des matériaux déterminées de manière expérimentale ont été implémentées dans un modèle éléments finis d'un composant de puissance à très faible résistance à l'état passant (RON) de Freescale semiconducteur. Des simulations électro-thermo-mécaniques ont été effectuées permettant d'évaluer l'impact des connexions entre la puce et le boîtier sur le RON du composant, sur la distribution des températures ainsi que sur les contraintes générées dans les matériaux.