El problema de comunicación anónima autentificada consiste en diseñar un protocolo que permita intercambiar mensajes entre un conjunto de participantes, de forma tal que cada emisor de un mensaje determina el destinatario de su mensaje y, una vez que se envía el mensaje, éste es efectivamente recibido por el destinatario determinado. La información que revela el protocolo en su ejecución debe mantener el anonimato, es decir debe ser tal que no permite a ningún adversario determinar información relacionada a las identidades de los participantes. El protocolo debe permitir a cada destinatario determinar con exactitud quién es el autor de cada mensaje que recibe, sin que esto contradiga el anonimato. Adicionalmente el protocolo debe mantener las garantías anteriores inclusive si es ejecutado en un ambiente concurrente, es decir es ejecutado con indeterminados otros protocolos. Las aplicaciones de la comunicación anónima autentificada son variadas. Por ejemplo es útil para diseñar sistemas de denuncia anónima de delitos donde adicionalmente se desea discriminar la información recibida según la identidad del que origina el mensaje. Esto puede ser útil si algunos informantes son más creíbles que otros. En este trabajo se plantea el problema de comunicación anónima autentificada y se muestra constructivamente la existencia de un protocolo que resuelve dicho problema. Para ello se estudian tópicos avanzados de Criptografía como Universal Compossability, Generalized Universal Composability, Anonimato, Desmentibilidad y las distintas primitivas criptográficas asociadas a dichos tópicos. Se definen rigurosamente las propiedades que debe tener un protocolo para resolver el problema planteado. Finalmente se diseña un protocolo eficiente para el cual se puede garantizar matemáticamente que satisface las propiedades necesarias para resolver el problema de comunicación anónima autentificada.

En la presente tesis se ha llevado a cabo una investigación en el ámbito de la criptografía centrada en los criptosistemas basados en curvas elípticas. En concreto, se ha desarrollado un modelo de criptoprocesador de curvas elípticas en GF(2m) con el objetivo de abordar los requisitos, cada vez más en boga, de utilizar la menor cantidad de recursos posible y a la vez minimizar los tiempos de respuesta obtenidos. De forma más específica, uno de los objetivos se dirige a desarrollar un multiplicador capaz de trabajar de forma eficiente en cualquier campo GF(2m) independientemente de cuál sea el tamaño de palabra seleccionado para operar. Para llevar a cabo este objetivo se ha realizado un análisis de los antecedentes y de los trabajos relacionados con el ámbito de la problemática predefinida. Este análisis nos ha permitido centrar el problema y a partir de éste plantear una solución novedosa con respecto al resto de enfoques existentes en este campo de investigación. Se ha implementado un microprocesador de 8 bits de propósito general en hardware reconfigurable minimizando su repertorio de instrucciones. A partir de él se han obtenido los resultados que nos proporcionan su programación en el lenguaje ensamblador descrito y se propone como propuesta de mejora la inclusión de un elemento multiplicador que disminuya los tiempos de respuesta. Para ello se introducen los multiplicadores existentes en la actualidad; tanto de tipo paralelo como serie. Posteriormente, como propuesta de mejora real, se ha desarrollado un multiplicador hardware específico capaz de trabajar en GF(2m) y con reducción intercalada que puede ser utilizado en cualquier sistema sea cual sea su campo de trabajo e independientemente del tamaño de palabra que utilice. Este multiplicador se ha implementado con diferentes tamaños de palabra y en los campos finitos de característica 2 recomendados por el N.I.S.T. Como paso final para validar este multiplicador se ha implementado varios modelos de un criptoprocesador con un repertorio de instrucciones específico con diferentes tamaños de palabra y en diferentes campos y se han comparado con los existentes para comprobar la eficiencia de la propuesta.

El presente trabajo consiste en el diseño de un circuito digital para codificación y decodificación del algoritmo de encriptación AES (Advanced Encryption Standard) 1 para la implementación en FPGA de tecnología 90 nm como el Cyclone II y Virtex IV de las compañías Altera y Xilinx respectivamente. Este algoritmo consta de cuatro bloques, los cuales son AddRoundKey, SubBytes e InvSubBytes, ShiftRows e InvShiftRows y MixColumns e InvMixColumns. El diseño del bloque SubBytes e InvSubBytes fue adaptado del diseño propuesto por Wolkerstorfer [1] usando la descomposición aritmética de GF ((24)2). De igual manera, el diseño del bloque MixColumns e InvMixColumns fue adaptado del diseño propuesto por Satoh [2] usando la técnica de descomposición matricial. Los bloques AddRoundKey, ShiftRows e InvShiftRows y el bloque completo AES fueron diseñados usando diversas técnicas de optimización como paralelismo de operaciones (pipeline), FSMD y ASMD. El presente trabajo compara dos arquitecturas propuestas para algoritmo AES utilizando cero, una y dos etapas de pipeline en el bloque SubBytes e InvSubBytes. Referente a las arquitecturas, la primera se realizó usando la técnica de FSMD, mientras que la segunda se realizó usando la técnica de ASMD. Se realizó la verificación funcional del circuito usando la herramienta de simulación ModelSim de la empresa MentorGraphics. Posteriormente se comparó los resultados con el documento del estándar de encriptación AES del NIST [3] obteniendo resultados exitosos. Los requerimientos más importantes para este diseño son la alta velocidad de transmisión de datos (throughput) y el menor consumo de ´área. En base a esto, se realizó el análisis de síntesis y se obtuvieron los siguientes resultados. Para una arquitectura en ASMD se obtuvo hasta 0.382 Mbits/LUT y 182.538 MHz usando la plataforma Virtex IV; mientras que para una plataforma Cyclone II se obtuvo 0.162 Mbits/LE y 122.9 MHz. Respecto a la arquitectura FSMD se obtuvo hasta 0.305 Mbits/LUT y 185.895 MHz usando la plataforma Virtex IV; mientras que para una plataforma Cyclone II se obtuvo 0.159 Mbits/LE y 122.26 MHz. De acuerdo a estos resultados, se comprueba que la mejor técnica para realizar el diseño del algoritmo AES es la de ASMD.

La generación de números aleatorios es un punto clave en los sistemas criptográficos,su desempeño depende del nivel de aleatoriedad que son capaces de generar. Particularmente, en aplicaciones móviles estos generadores de números aleatorios están sujetos a fuertes restricciones a nivel de diseño de circuito integrado. En la presente tesis se realizó el diseño y simulación de un circuito generador de números aleatorios en tecnología CMOS 0.35 m para el procesador criptográfico de una tarjeta inteligente (Smart Card). El método de generación consiste en el muestreo de un oscilador con jitter elevado, el cual permite dividir al circuito en tres bloques principales. El primero de ellos es el oscilador que fija la frecuencia de muestreo cuyo periodo debe ser mucho más pequeño, en promedio, que el del oscilador con jitter elevado. El segundo bloque consiste en el circuito muestreador, implementado mediante un flip flop tipo T. El tercer bloque es el oscilador afectado por jitter del cual depende, en gran medida, la calidad de los números aleatorios generados. Este consiste en un oscilador triangular donde el ruido térmico, introducido por un par de resistencias, es amplificado. Estos tres bloques, trabajando de manera conjunta, generan los números aleatorios cuya calidad se analizó mediante los algoritmos propuestos por el National Institute of Standards and Technology (NIST) para verificar si el generador es lo suficientemente aleatorio como para ser utilizado en aplicaciones criptográficas. La estructura del presente documento se detalla a continuación. En el primer capítulo se definió el problema a resolver. En el segundo capítulo, se revisaron los conceptos teóricos fundamentales relacionados a los números aleatorios y tecnología CMOS, asimismo, se presentaron diferentes metodologías actuales de generación de números aleatorios en circuitos integrados. En el tercer capítulo, se analizó con detalle la topología a usar y se realizó su diseño respectivo. En el cuarto capítulo se hicieron las simulaciones necesarias para verificar el correcto funcionamiento del circuito y se analizaron las secuencias de números obtenidas usando los algoritmos propuestos por el NIST. Finalmente, se presentan las conclusiones y recomendaciones.

Over the time, the development of the digital design has increased dramatically and nowadays many different circuits and systems are designed for multiple purposes in short time lapses. However, this development has not been based only in the enhancement of the design tools, but also in the improvement of the verification tools, due to the outstanding role of the verification process that certifies the adequate performance and the fulfillment of the requirements. In the verification industry, robust methodologies such as the Universal Verification Methodology (UVM) are used, an example of this is [1], but they have not been implemented yet in countries such as Peru and they seem inconvenient for educational purposes. This research propose an alternative methodology for the verification process of designs at the industry scale with a modular structure that contributes to the development of more complex and elaborated designs in countries with little or none verification background and limited verification tools. This methodology is a functional verification methodology described in SystemVerilog and its effectiveness is evaluated in the verification of an AES (Advance Encryption Standard) encryption module obtained from [2]. The verification framework is based on a verification plan (developed in this research as well) with high quality standards as it is defined in the industry. This verification plan evaluates synchronization, data validity, signal stability, signal timing and behavior consistency using Assertions, functional coverage and code coverage. An analysis of the outcomes obtained shows that the AES encryption module was completely verified obtaining 100% of the Assertions evaluation, 100% of functional verification and over 95% of code coverage in all approaches (fsm, block, expression, toggle). Besides, the modular structure defines the intercommunication with the Design only in the bottom most level, which facilitates the reuse of the verification framework with different bus interfaces. Nonetheless, this unit level verification framework can be easily instantiated by a system level verification facilitating the scalability. Finally, the documentation, tutorials and verification plan templates were generated successfully and are aimed to the development of future projects in the GuE PUCP (Research group in Microelectronics). In conclusion, the methodology proposed for the verification framework of the AES encryption module is in fact capable of verifying designs at the industry scale with high level of reliability, defining a very detailed and standardized verification plan and containing a suitable structure for reuse and scalability.

En este trabajo se presentará el método desarrollado en 1978 por R. L. Rivest, A. Shamir y L. Adleman y que es conocido como sistema criptográfico RSA por las iniciales de sus autores. Basa su seguridad en la dificultad de factorizar números primos muy grandes aunque como todo sistema de encriptación de clave pública, el RSA puede estar sujeto a ataques con el fin de obtener el mensaje original o descubrir la clave privada. / Tesis

El rápido avance del internet de las cosas ha supuesto plantear nuevas maneras de implementar las redes de sensores. Es así como la tecnología RFID se ha ido tornando cada vez más atractiva como una alternativa que no requiere el uso de baterías. La plataforma WISP (Wireless Identification Sensing Platform) es uno de los dispositivos que más ha permitido impulsar el desarrollo de sensores RFID. WISP es la primera etiqueta RFID computacional, es decir, que permite programar un algoritmo básico en su memoria. Sin embargo, al igual que con las redes de sensores actuales, estos dispositivos suelen ser blancos fáciles de atacantes cibernéticos ya que son un punto débil en la red debido a sus limitaciones en recursos de hardware y energía que dificultan desarrollar criptografías en software eficientes. En este trabajo se presenta un estudio sobre el diseño de una arquitectura para un procesador criptográfico de Curvas elípticas (ECC) de bajo consumo energético implementado que cumple con las limitaciones energéticas para ser utilizado con la etiqueta WISP. Este trabajo está basado en las arquitecturas propuestas por Ahmad Salman [1] y Siddika Berna [2].

Implementa un modelo simplificado de firma digital que se soporta en las tecnologías de la PKI y la invocación por protocolos. Con la adaptación de estas tecnologías, se podrá realizar la firma digital haciendo uso de aplicaciones web con total independencia del navegador, sistemas operativos, ActiveX o cualquier tecnología JAVA (applets, máquinas virtuales de JAVA), evitando así las configuraciones complicadas y dependencias de terceros.

La idea central de ésta tesis titulada “Análisis y Simulación de la Capa Física del Estándar de Redes Inalámbricas 802.11b y su Mecanismo de Encriptación” es desarrollar un completo software de simulación que permita analizar el desempeño de este sistema, sobre un canal AWGN propenso a la interceptación y manipulación de información, donde los resultados obtenidos puedan servir como referencia para futuras simulaciones de sistemas de comunicación en ambientes inalámbricos mucho más hostiles e inseguros como el canal de fading multipath. La metodología presentada aquí, ayudará a comprender el por qué de la necesidad de este tipo de estudios, la base teórica sobre la cual este se soporta, las especificaciones técnicas adoptadas para este, los criterios a tener en cuenta en el diseño é implementación de la simulación, así también como los resultados obtenidos en el desempeño de la simulación del sistema. El modelo más eficiente y flexible del sistema ha sido implementado y refinado, cumpliendo todas las especificaciones del estándar. La mayoría de simulaciones que han sido realizadas reflejan la realidad con mucha precisión. Usando la valiosa información obtenida de estas, se demostró con diferentes técnicas y pruebas, el buen desempeño del sistema, y la validez del modelo implementado y el fundamento teórico analizado. La asunción hecha acerca de un canal AWGN como medio inalámbrico de propagación, es perfectamente válida y no causa una significativa pérdida de generalidad, ya que constituye el límite superior de desempeño y de referencia para el desempeño de otros canales inalámbricos. De esta manera, se ha logrado importantes aportes que en menor ó mayor grado ayudarán a un mejor entendimiento del estándar y los principios fundamentales sobre los que este se basa, dando paso a futuros trabajos mucho más especializados sobre las muy prometedoras redes de área local inalámbricas. / Tesis

Un primer acercamiento a la definición de comunicación puede realizarse desde su etimología. La palabra deriva del latín communicare, que significa “compartir algo, poner en común”. Por lo tanto, la comunicación es el proceso mediante el cual el emisor y el receptor establecen una conexión en un momento y espacio determinados para compartir ideas, transmitir e intercambiar información o significados que son comprensibles para ambos. Desde un punto de vista técnico se entiende por comunicación al hecho que un determinado mensaje originado por el emisor llegue a un receptor, distante en el espacio o en el tiempo. La comunicación implica transmitir y recepcionar una determinada información que en la actualidad se encuentra muy vulnerable e insegura debido a las interceptaciones, la existencia de intereses personales, empresariales o de terceros. Este problema ha motivado la presente tesis a diseñar una alternativa de solución mediante el cual se mejora la confidencialidad de las comunicaciones que en su mayoría de casos se requiere. En tal sentido, la presente tesis tiene como objetivo presentar un Diseño y Simulación de un Scrambler Digital de Voz, el cual permitirá codificar la señal de voz a fin de transmitirla por el canal. La transmisión permitirá la comunicación exclusiva entre el emisor y receptor. Sólo el receptor podrá decodificar el mensaje y a su vez recibirá del emisor una contraseña que será establecida aleatoriamente en cada transmisión. Para la recepción, se decodificará la señal de voz con la contraseña recibida aleatoriamente garantizando de esta manera una comunicación segura.