Orientador: Reginaldo Palazzo Junior / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-19T21:31:09Z (GMT). No. of bitstreams: 1 Interlando_JoseCarmelo_D.pdf: 9736657 bytes, checksum: 4eba2c87427108bf2a0f58f0b6dc2514 (MD5) Previous issue date: 1994 / Resumo: Códigos lineares e sistemáticos sobre grupos não abelianos são assintoticamente ruins, i.e., a razão d*/n (onde d* é a distância mínima e n é o comprimento das palavras-código) tende a zero à medida que n aumenta. Com isto, códigos lineares sobre grupos abelianos são investigados em maior profundidade. O desempenho de um código linear e sistemático sobre um grupo abeliano G é limitado pelo desempenho de um subcódigo linear e sistemático definido sobre um subgrupo H de G, onde H é isomorfo ao grupo aditivo de um anel de inteiros residuais 'Z IND. q¿, onde q é uma potência de primo. É feita então uma proposta de construção que consiste em concatenar m códigos sobre anéis do tipo 'Z IND. q¿ (onde o inteiro m depende de certas propriedades estruturais de G) para se obter um código linear sobre G. A decodificação é realizada por m decodificadores, sendo um para cada código sobre um anel do tipo 'Z IND. q¿. Devido à forte relação entre códigos sobre grupos abelianos e códigos sobre anéis de inteiros residuais, é feita inicialmente uma revisão geral acerca destes últimos, considerando geração e decodificação. Aplicações da teoria de códigos sobre grupos para a teoria de códigos do espaço Euclidiano são discutidas brevemente / Abstract: Linear systematic codes over non-abelian groups are asymptotically bad, i.e., the ratio d*/n (where d* and n represent the minimum distance and length of the codewords, respectively) cannot be bounded away ITomzero. Thus, attention is focused on linear codes over abelian groups. The performance (rate and minimumdistance) of a linear systematic code over an abelian group G is shown to be bounded by the performance of some linear systematic subcode defined over a subgroup H of G, where H is isomorphic to the additive group of an integer residue ring 'Z IND. q¿, where q is a power of prime. From this, linear codes over abelian groups are obtained via generalized concatenation of m codes over rings (m is an integer depending on certain structural properties of the abelian group). Decoding is made by m decoders, i.e., one decoder for each component code defined over some ring ofthe type 'Z IND. q¿. Due to the strong relationship between codes over abelian groups and codes over integer residue rings, we first make a review of the latter, considering encoding and decoding. Applications of the theory of codes over groups to the theory of Euclidean space codes are briefly discussed. / Doutorado / Doutor em Engenharia Elétrica

Orientador : Jaime Portugheis / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-02T01:11:32Z (GMT). No. of bitstreams: 1 DeusJunior_GetulioAnterode_D.pdf: 9215941 bytes, checksum: 93364e4dd602d44e4f2d6d1758043dfd (MD5) Previous issue date: 2002 / Resumo: Neste trabalho é desenvolvido um estudo sobre um sistema FFH-CDMA cujo receptor de máxima verossimilhança (MV) não-quantizado necessita de uma não-linearidade de difícil implementação. Para um sistema FFH-CDMA não-codificado propomos a utilização de um único perceptron para a implementação da não-linearidade. Esta proposta demonstrou apresentar degradação desprezível quando comparada ao receptor de MV. O cálculo da probabilidade de erro par-a-par tanto para receptores quantizados quanto para não-quantizados, foi também realizado. Um sistema que utiliza um receptor de :MVnão-quantizado demonstrou possuir ganho considerável em termos do número de usuários simultâneos quando comparado a um sistema quantizado. Motivados por este fato, realizamos cálculos para a capacidade de canal por dimensão e para a taxa de corte de canal do sistema FFH-CDMA considerado. Os resultados mostraram ganhos significativos do sistema tanto em termos de número de usuários simultâneos, como também em termos de relação sinal-ruído (para a probabilidade e o número de usuários fixados). A partir de uma aproximação para a probabilidade de erro par-a-par, um critério de projeto dos codificadores é proposto. Alguns codificadores convolucionais que se adequam ao critério proposto podem ser encontrados da literatura. Resultados de desempenho obtidos através de simulação e de limitantes superiores para códigos convolucionais terminados encontrados na literatura, mostraram a eficiência do critério de projeto sugerido para os codificadores. A partir das expressões para a taxa de corte de canal pode-se obter valores otimizados para taxas de codificação. Nem todos estes valores se encontram na literatura. Sendo assim, um algoritmo de procura de codificadores foi desenvolvido de acordo com o critério de projeto sugerido. Vários codificadores foram encontrados que podem eventualmente ser utilizados em outras aplicações. Alguns codificadores obtidos comprovam que um sistema FFH-CDMA codificado, com uma treliça de 1024 estados, pode trabalhar bem próximo da taxa de corte de canal / Abstract: This work presents a study of FFH-CDMA systems whose maximum likelihood (ML) receiver uses a nonlinearity of difficult of implementation. For an uncoded FFH-CDMA system, we propose the use of an unique perceptron to approximate the optimum nonlinearity. The proposed perceptron has performance almost identical to ML detection. An unquantized FFH-CDMA system can support a considerable greater number of simultaneous active users than a quantized FFH-CDMA system. Motivated by this fact, we evaluated the normalized sum capacity and the channel cutoff rate of the considered system. The results have showed expressive gains of an unquantized FFH-CDMA system in terms of number of active users as well as in terms of signal-to-noise ratio. Starting from an approximation of the pairwise error probability, a design criterion is proposed. Performance results obtained through computer simulation and upper bounds for convolutional codes found in the literature, showed the effectiveness of the proposed design criterion. A search algorithm for finding codes based on this criterion was implemented. Some of the coders obtained give evidence that a coded FFH-CDMA system, with a trellis of 1024 states, can work near channel cutoff rate / Doutorado / Telecomunicações e Telemática / Doutor em Engenharia Elétrica

A codificação de vídeo digital é um recurso essencial para a produção de vídeo para a Internet, canais de TV e outras mídias. Através da codificação é possível melhorar a utilização de recursos de armazenamento, transmissão e recepção, como por exemplo, banda. Em sistemas embarcados, a limitação de recursos impacta no desempenho dos codificadores, como por exemplo, as câmeras de vídeo de telefones celulares. Este trabalho analisa o uso de técnicas para a diminuição de acesso a memória externa (RAM) especificamente para o codificador x264. Através do uso de ferramentas para software profiling e análise da performance do codificador a partir dos contadores de performance (HPC) disponíveis em muitos processadores modernos, foi possível estabelecer um método de análise de dados para direcionar a implementação do codificador para um melhor desempenho. Os resultados obtidos mostram uma melhora entre 16% e 18% no tempo de codificação em relação a um codificador não otimizado, mantendo-se os mesmos valores de qualidade de vídeo obtidos através de métricas objetivas. / This study attempts to systematize the use of techniques to reduce access to external memory (RAM) for the x264 encoder, as well the use of software profiling tools with focus on the usage of hardware performance counters (HPC), available in many modern processors. The results show up a reduction between 16% and 18% for execution time of the encoder, without noticeable changes on objective video quality metrics. Digital video coding is an essential resource to produce video for Internet, TV, and other media. Through video coding, it is possible to improve storage and bandwidth utilization for transmission and reception of video streams. On embedded devices, hardware resources impact on the encoder performance, for example, in video cameras of cellphones. This study analyzes the external memory access (RAM) at the x264 encoder implementation, aiming to identify ways to improve the encoding process performance. With software profiling tools and encoder performance analysis was possible to establish a data analysis method which results can be used to improve the overall encoder performance. The method implementation results show an improvement of 16% to 18% over a non-optimized encoder while keeping the same video quality measured from objective metrics.

Orientador: Reginaldo Palazzo Júnior / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-26T03:06:58Z (GMT). No. of bitstreams: 1 Pereira_DiogoGuilherme_M.pdf: 2278721 bytes, checksum: d52e9ddea8e27d992073c5cf8ba3674f (MD5) Previous issue date: 2014 / Resumo: É evidente os benefícios proporcionados pela aplicação da teoria da informação nas análises dos processos de codificação genética. Este trabalho propõe o desenvolvimento de algoritmos, e sua implementação computacional, para a realização de análises em sequências de DNA por meio dos códigos BCH. O primeiro programa irá calcular diversos polinômios geradores que serão utilizados pelos outros programas. O segundo programa se utiliza destes polinômios geradores para realizar análises em sequências de DNA e identificar palavras-código na forma de novas sequências de DNA. Já o terceiro programa, de iniciativa inédita, se utiliza tanto dos polinômios geradores quanto as palavras-código e realiza um processo de decodificação com o intuito de rastrear as mutações passiveis de ocorrer em sequências de DNA / Abstract: The benefits provided by the application of information theory in the analyses of genetic coding processes are evident. In this work the development of algorithms and their computational implementations are proposed, with the aim at performing analyses of DNA sequences by use of BCH codes. The first program calculates several generator polynomials which are used by other programs. The second program uses generator polynomials to perform DNA sequence analyses and to identify the codewords in the form of new DNA sequences. The third program by using both the generator polynomials as well as the codewords to perform a decoding process in order to predict mutations that may occur in DNA sequences / Mestrado / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

CAPES / Códigos corretores de erros estão presentes em quase todos os sistemas modernos de comunicação e armazenamento de dados. Erros durante essas operações são praticamente inevitáveis devido a ruído e interferências nos meios de comunicação e degradação dos meios de armazenamento. Quando um sistema exige alto desempenho, os correspondentes algoritmos (codificador e decodificador) são implementados em hardware. O projeto de pesquisa apresentado nesta tese, um chip dedicado para uma nova família de decodificadores baseados em conjuntos de informação, é parte de um amplo projeto que visa obter um decodificador com desempenho semelhante à decodificação de máxima verossimilhança (MLD), porém com hardware muito mais simples, demonstrando assim que o uso dessa técnica (decodificação por conjuntos de informação), até então proibitiva devido à complexidade do hardware, poderia tornar-se viável. Visando simplificar o hardware, o primeiro passo foi modificar o algoritmo original de Dorsch para reduzir o número de ciclos de clock necessários para decodificar uma mensagem. As principais modificações realizadas foram na redução de Gauss-Jordan e no número de palavras-código candidatas, consideravelmente reduzidas em relação ao algoritmo original de Dorsch. Este algoritmo modificado foi primeiramente implementado utilizando linguagem de descrição de hardware e avaliado em diferentes famílias de FPGAs, onde demonstrou-se o mesmo ser viável, mesmo para grandes códigos. O algoritmo foi implementado posteriormente em um chip dedicado (ASIC), utilizando tecnologia CMOS, a fim de completar a demonstração da viabilidade de sua implementação e uso efetivo. / Error-correcting codes are present in almost all modern data communications and data storage systems. Errors during these operations are practically inevitable because of noise and interference in communication channels and degradation of storage media. When topperformance is required, the corresponding algorithms (encoder and decoder) are implemented in hardware. The research project presented in this dissertation, a dedicated chip for a new family of decoders based on information sets, is part of a broad project targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, however with a much simpler hardware, thus demonstrating that the use of this technique (decoding based on information sets), previously prohibitive due to the complexity of the hardware, could now be feasible. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and in the number of candidate codewords, which was highly reduced with respect to original Dorsch algorithm. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families, where the viability was demonstrated. The algorithm was later implemented in a dedicated chip (ASIC) using CMOS technology in order to complete the demonstration of the feasibility of their implementation, and effective use.

CAPES / Códigos corretores de erros estão presentes em quase todos os sistemas modernos de comunicação e armazenamento de dados. Erros durante essas operações são praticamente inevitáveis devido a ruído e interferências nos meios de comunicação e degradação dos meios de armazenamento. Quando um sistema exige alto desempenho, os correspondentes algoritmos (codificador e decodificador) são implementados em hardware. O projeto de pesquisa apresentado nesta tese, um chip dedicado para uma nova família de decodificadores baseados em conjuntos de informação, é parte de um amplo projeto que visa obter um decodificador com desempenho semelhante à decodificação de máxima verossimilhança (MLD), porém com hardware muito mais simples, demonstrando assim que o uso dessa técnica (decodificação por conjuntos de informação), até então proibitiva devido à complexidade do hardware, poderia tornar-se viável. Visando simplificar o hardware, o primeiro passo foi modificar o algoritmo original de Dorsch para reduzir o número de ciclos de clock necessários para decodificar uma mensagem. As principais modificações realizadas foram na redução de Gauss-Jordan e no número de palavras-código candidatas, consideravelmente reduzidas em relação ao algoritmo original de Dorsch. Este algoritmo modificado foi primeiramente implementado utilizando linguagem de descrição de hardware e avaliado em diferentes famílias de FPGAs, onde demonstrou-se o mesmo ser viável, mesmo para grandes códigos. O algoritmo foi implementado posteriormente em um chip dedicado (ASIC), utilizando tecnologia CMOS, a fim de completar a demonstração da viabilidade de sua implementação e uso efetivo. / Error-correcting codes are present in almost all modern data communications and data storage systems. Errors during these operations are practically inevitable because of noise and interference in communication channels and degradation of storage media. When topperformance is required, the corresponding algorithms (encoder and decoder) are implemented in hardware. The research project presented in this dissertation, a dedicated chip for a new family of decoders based on information sets, is part of a broad project targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, however with a much simpler hardware, thus demonstrating that the use of this technique (decoding based on information sets), previously prohibitive due to the complexity of the hardware, could now be feasible. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and in the number of candidate codewords, which was highly reduced with respect to original Dorsch algorithm. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families, where the viability was demonstrated. The algorithm was later implemented in a dedicated chip (ASIC) using CMOS technology in order to complete the demonstration of the feasibility of their implementation, and effective use.