<p>Syncore Technologies har tagit fram en digital telemetri mottagare som använder sig av USBperiferi anordning som ska kunna etablera oavbruten kommunikation mot sin värddator.Den tidigare designen av USB applikationen till digitala mottagaren är utvecklat av ett annatföretag. Problemet med den designen är att den kan stanna av under överföringen. Ett krav förden nya designen av USB gränssnittet är att den ska kunna etablera ett konstant data flödeutan att under en längre tid stanna av mitt under överföringen. Syftet med detta arbete är attordna en stabil överföring mellan mottagare och dator. Gruppen har valt att användanuvarande kretsuppsättning och utveckla egen mjukvara. Dessutom att satsa på de delar avUSB systemet som tar hand om data överföringen till och från kretsuppsättningen.I teoridelen tas endast upp hur USB systemet tar hand om dataflödet, det tas inte upp självaUSB protokollet. FIFO handskakning används för att koppla ett externt FIFO. Främstanvänds i denna rapport FULL handskakning som är en variant av FIFO handskakning. Denanvänds för långsam eller varierande överföringshastighet. GPIF engine är en tillståndsmaskinsom sköter handskakningsprocessen mellan den anslutna USB anordningen till USB värden.Mikrokontrollern är skriven i programspråket C, testapplikationen är skriven i C++ medandata generator koden i FPGA är skrivet i VHDL. Gruppen har använt sig av tillverkarnaskodexempel och API för att utforma de olika programmen. GPIF engine har utnyttjats för attfå fram fungerande GPIF inställningar för mikrokontrollern. Vid felsökning av hårdvara harolika mätpunkter använts vid båda korten för att mäta handskakning och överföring mellanmikrokontrollern och FPGA. Debugger i Visual Studio användes för testapplikationen ochvector waveform i Quartus användes vid felsökning av Counter programmet. Tester utfördessedan för att testa prestanda av mikrokontrollern vid mottagning och sändning av data. Tretester utfördes, överföring via seriella porten UART, slingan mellan FPGA ochmikrokontroller, mottagning av strömmande data i olika hastigheter.Fungerande kod till mikrokontrollern har tagits fram både för överföring via seriella portenoch överföring mellan mikrokontrollern och FPGA. Överföringshastigheten viamikrokontrollern och FPGA uppnådde inte helt kraven. Anledningen är att testapplikationenär skriven på så sätt att data inte kan mottas och behandlas tillräckligt snabbt.</p>

Syncore Technologies har tagit fram en digital telemetri mottagare som använder sig av USBperiferi anordning som ska kunna etablera oavbruten kommunikation mot sin värddator.Den tidigare designen av USB applikationen till digitala mottagaren är utvecklat av ett annatföretag. Problemet med den designen är att den kan stanna av under överföringen. Ett krav förden nya designen av USB gränssnittet är att den ska kunna etablera ett konstant data flödeutan att under en längre tid stanna av mitt under överföringen. Syftet med detta arbete är attordna en stabil överföring mellan mottagare och dator. Gruppen har valt att användanuvarande kretsuppsättning och utveckla egen mjukvara. Dessutom att satsa på de delar avUSB systemet som tar hand om data överföringen till och från kretsuppsättningen.I teoridelen tas endast upp hur USB systemet tar hand om dataflödet, det tas inte upp självaUSB protokollet. FIFO handskakning används för att koppla ett externt FIFO. Främstanvänds i denna rapport FULL handskakning som är en variant av FIFO handskakning. Denanvänds för långsam eller varierande överföringshastighet. GPIF engine är en tillståndsmaskinsom sköter handskakningsprocessen mellan den anslutna USB anordningen till USB värden.Mikrokontrollern är skriven i programspråket C, testapplikationen är skriven i C++ medandata generator koden i FPGA är skrivet i VHDL. Gruppen har använt sig av tillverkarnaskodexempel och API för att utforma de olika programmen. GPIF engine har utnyttjats för attfå fram fungerande GPIF inställningar för mikrokontrollern. Vid felsökning av hårdvara harolika mätpunkter använts vid båda korten för att mäta handskakning och överföring mellanmikrokontrollern och FPGA. Debugger i Visual Studio användes för testapplikationen ochvector waveform i Quartus användes vid felsökning av Counter programmet. Tester utfördessedan för att testa prestanda av mikrokontrollern vid mottagning och sändning av data. Tretester utfördes, överföring via seriella porten UART, slingan mellan FPGA ochmikrokontroller, mottagning av strömmande data i olika hastigheter.Fungerande kod till mikrokontrollern har tagits fram både för överföring via seriella portenoch överföring mellan mikrokontrollern och FPGA. Överföringshastigheten viamikrokontrollern och FPGA uppnådde inte helt kraven. Anledningen är att testapplikationenär skriven på så sätt att data inte kan mottas och behandlas tillräckligt snabbt.

Globally Asynchronous Locally Synchronous (GALS) Field-Programmable Gate Array (FPGA) are composed of standard synchronous reconfigurable logic islands that communicate with each other via an asynchronous means. Past research into fully asynchronous FPGA has demonstrated high throughput and reliability adopting dual-rail encoding. GALS FPGAs have been proposed, relying on bundled-data encoding and fixed asynchronous communication between synchronous islands. This thesis proposes a new GALS FPGA architecture with fully reconfigurable asynchronous fabric, that relies on coarse-grained Configurable Logic Blocks (CLBs) to improve the communication capability of the device. Through datapath dedicated elements, asynchronous pipelines are efficiently mapped onto the device. The architecture is presented as well as the customized tool flow needed to compile Verilog for this new coarse-grained reconfigurable circuit.The main purpose of this thesis is to map communication-purpose user-circuits on the proposed asynchronous fabric and evaluate their performance. The benchmark circuits target the design of a Networkon-Chip (NoC) router and employ two-phase bundled-data protocol. The results are obtained through simulation and compared with the performances of the same circuits on a fine-grained classical FPGA style. The proposed architecture achieves up to 3.2x higher throughput and 2.9x lower latency than the classical one. The results show that the coarse-grained style efficiently maps asynchronous communication circuits, and it may be the starting point for future reconfigurable GALS systems. Future work should focus on improving the back-end synthesis and evaluating the FPGA GALS system as a whole. / Globala Asynkrona Lokalt Synkrona (GALS) FPGAer består av standardiserade synkrona rekonfigurerbara logiska öar som kommunicerar med varandra på ett asynkront sätt. Tidigare forskning om helt asynkrona FPGAer har demonstrerat att hög genomströmning och tillförlitlighet kan erhållas mha sk dual-rail kodning. GALS FPGA har också föreslagits, där man istället förlitar sig på kodad data och fast asynkron kommunikation mellan synkrona öar. Denna avhandling föreslår en ny GALS FPGA-arkitektur med en omkonfigurerbar asynkron struktur, bestående av sk Coarse-grained CLBs för att förbättra kommunikationsförmågan på enheten. Genom att datavägarna använder sig av dedikerade element, kan asynkrona pipelines mappas effektivt på enheten. Arkitekturen presenteras liksom det verktygsflöde som behövs för att kompilera Verilog för denna nya grovkornigt omkonfigurerbara krets.Huvudsyftet med denna avhandling är att mappa kommunikationskretsar på den föreslagna asynkrona strukturen och utvärdera dess prestanda. Referenskretsarna som används för utvärdering är en NoC router som använder sig av ett tvåfas kommunikationsprotokoll. Resultaten erhålls genom simulering och jämförs med prestanda av samma krets implementerad i en finkornig klassisk FPGA-stil. Den föreslagna arkitekturen uppnår ca 3.2x högre genomströmning och 2.9x lägre latens än den klassiska. Resultaten visar att en grovkornig stil kan mappa asynkrona kommunikationskretsar på ett effektivt sätt, och att det kan vara en bra utgångspunkt för framtida omkonfigurerbara GALS-system.Framtida arbete bör fokusera på att förbättra back-end-syntesen och att utvärdera FPGA GALS-systemet i sin helhet.