La problématique traitée dans la thèse consiste à concevoir des convertisseurs très larges bandes pour les applications stations de base. Le choix d'une architecture à entrelacement temporel a été fait et permet d’augmenter la vitesse des convertisseurs tout en ayant un contrôle sur la consommation. Cependant, les canaux constituant cette architecture évoluent différemment à des variations d'environnement. En conséquence, des erreurs d’appariement entre les canaux dégradent les performances du convertisseur parallèle. Les erreurs les plus connues sont : l’offset, le gain, l’erreur de phase des horloges d’échantillonnage qui sont largement traitées dans la littérature et enfin, l'erreur de bande passantes entre les filtres d'entrées des convertisseurs. Les travaux de la thèse ont permis de proposer des solutions d'estimation et de correction de cette erreur de bande passante afin d'améliorer les performance en linéarité du convertisseur. De plus les techniques de calibrage proposées sont validées à l'aide de circuits réels. / Time-interleaved converter (ti-adc) is an efficient way to increase the speed while maintaining a good accuracy. it consists of the parallelization of several channels; each one running at lower speed. The benefit of this approach is to increase the conversion bandwidth without increasing the power. however, mismatches between the channels cause errors at the digital output and degrade the linearity and the resolution of the system. Gain, offset and clock skew errors are widely treated and we have been interested on bandwidth mismatch error which appears at high frequencies. The goal of the thesis is to develop and implement background calibration techniques for bandwidth mismatch error in a high speed ti-adc (up to 500 msps) in order to achieve a 90 db of sfdr for high input frequencies (up to 385mhz) and up to 94 db at low frequencies. An analog correction solution based on randomization was proposed and a new estimation technique based on gain extraction was implemented and validated for wideband signal.

Les convertisseurs analogique-numérique à entrelacement temporel (TIADC) semblent être une solution prometteuse dans le monde de la conversion analogique-numérique. Leur fréquence d’échantillonnage peut théoriquement être augmentée en augmentant le nombre de convertisseurs en parallèle. En réalité, des désappariements entre les convertisseurs peuvent fortement dégrader les performances, particulièrement à haute fréquence d’échantillonnage ou à haute résolution. Ces défauts d’appariement peuvent être réduits en utilisant des techniques de calibration en arrière-plan. La première partie de cette thèse est consacrée à l’étude des sources et effets des différents types de désappariements dans un TIADC. Des indicateurs de performance tels que le SNDR ou la SFDR sont exprimés en fonction du niveau des désappariements. Dans la deuxième partie, des nouvelles techniques de calibration sont proposées. Ces techniques permettent de réduire les effets des désappariements d’offset, de gain, d’instant d’échantillonnage et de bande passante. Les désappariements sont estimés en se basant sur des propriétés statistiques du signal et la reconstruction des échantillons de sortie se fait en utilisant des filtres numériques. La troisième partie démontre les performance d’un TIADC fonctionnant a une fréquence d’échantillonnage de 1.6 GE/s et comprenant les calibration d’offset, de gain et d’instant d’échantillonnage proposées. Les raies fréquentielles dues aux désappariements sont réduites à un niveau de -70dBc jusqu’à une fréquence d’entrée de 750 MHz. Ce circuit démontre une meilleure correction de désappariements que des circuits similaires récemment publiés, et ce avec une augmentation de puissance consommée et de surface relativement faible. / Time-interleaved analog-to-digital converters (TIADC) seem to be the holy grail of analog-to-digital conversion. Theoretically, their sampling speed can be increased, very simply, by duplicating the sub-converters. The real world is different because mismatches between the converters strongly reduce the TIADC performance, especially when trying to push forward the sampling speed, or the resolution of the converter. Using background digital mismatch calibration can alleviate this limitation. The first part of the thesis is dedicated to studying the sources and effects of mismatches in a TIADC. Performance metrics such as the SNDR and the SFDR are derived as a function of the mismatch levels. In the second part, new background digital mismatch calibration techniques are presented. They are able to reduce the offset, gain, skew and bandwidth mismatch errors. The mismatches are estimated by using the statistical properties of the input signal and digital filters are used to reconstruct the correct output samples. In the third part, a 1.6 GS/s TIADC circuit, implementing offset, gain and skew mismatch calibration, demonstrates a reduction of the mismatch spurs down to a level of -70 dBFS, up to an input frequency of 750 MHz. The circuit achieves the lowest level of mismatches among TIADCs in the same frequency range, with a reasonable power and area, in spite of the overhead caused by the calibration.

Les convertisseurs analogique-numérique à entrelacement temporel (TIADC) semblent être une solution prometteuse dans le monde de la conversion analogique-numérique. Leur fréquence d’échantillonnage peut théoriquement être augmentée en augmentant le nombre de convertisseurs en parallèle. En réalité, des désappariements entre les convertisseurs peuvent fortement dégrader les performances, particulièrement à haute fréquence d’échantillonnage ou à haute résolution. Ces défauts d’appariement peuvent être réduits en utilisant des techniques de calibration en arrière-plan. La première partie de cette thèse est consacrée à l’étude des sources et effets des différents types de désappariements dans un TIADC. Des indicateurs de performance tels que le SNDR ou la SFDR sont exprimés en fonction du niveau des désappariements. Dans la deuxième partie, des nouvelles techniques de calibration sont proposées. Ces techniques permettent de réduire les effets des désappariements d’offset, de gain, d’instant d’échantillonnage et de bande passante. Les désappariements sont estimés en se basant sur des propriétés statistiques du signal et la reconstruction des échantillons de sortie se fait en utilisant des filtres numériques. La troisième partie démontre les performance d’un TIADC fonctionnant a une fréquence d’échantillonnage de 1.6 GE/s et comprenant les calibration d’offset, de gain et d’instant d’échantillonnage proposées. Les raies fréquentielles dues aux désappariements sont réduites à un niveau de -70dBc jusqu’à une fréquence d’entrée de 750 MHz. Ce circuit démontre une meilleure correction de désappariements que des circuits similaires récemment publiés, et ce avec une augmentation de puissance consommée et de surface relativement faible. / Time-interleaved analog-to-digital converters (TIADC) seem to be the holy grail of analog-to-digital conversion. Theoretically, their sampling speed can be increased, very simply, by duplicating the sub-converters. The real world is different because mismatches between the converters strongly reduce the TIADC performance, especially when trying to push forward the sampling speed, or the resolution of the converter. Using background digital mismatch calibration can alleviate this limitation. The first part of the thesis is dedicated to studying the sources and effects of mismatches in a TIADC. Performance metrics such as the SNDR and the SFDR are derived as a function of the mismatch levels. In the second part, new background digital mismatch calibration techniques are presented. They are able to reduce the offset, gain, skew and bandwidth mismatch errors. The mismatches are estimated by using the statistical properties of the input signal and digital filters are used to reconstruct the correct output samples. In the third part, a 1.6 GS/s TIADC circuit, implementing offset, gain and skew mismatch calibration, demonstrates a reduction of the mismatch spurs down to a level of -70 dBFS, up to an input frequency of 750 MHz. The circuit achieves the lowest level of mismatches among TIADCs in the same frequency range, with a reasonable power and area, in spite of the overhead caused by the calibration.

Le présent travail de thèse porte sur l’étude, la conception et la démonstration d'émetteurs entièrement numériques, ciblant des standards de communication avancés pour les applications mobiles dans le cadre de l’Internet des Objets (IoT). Les innovations clés sont le modulateur Delta-Sigma (DSM) entrelacé et un amplificateur de puissance à réponse impulsionnelle finie (FIR-PA) basé sur une structure efficace à capacités commutées (SC). Le block FIR-PA utilise uniquement des inverseurs CMOS et des condensateurs dans une configuration SC, ce qui est entièrement compatible avec les nœuds technologiques CMOS avancés. Le prototype est implémenté dans une technologie 28nm FD-SOI CMOS avec 10 couches métalliques et un contrôle amélioré de la tension du substrat. L'émetteur RF numérique atteint un nombre de bits effectif de 13.5 dans la bande de signal utile et est compatible avec le standard LTE 900 MHz. Le circuit consomme 35 mW à une puissance de sortie maximale de 2.9 dBm et une alimentation de 1 V. Par rapport à l'état de l'art, à des niveaux de puissance de sortie similaires, le FIR-PA consomme 7 fois moins qu'un DAC 10-bit intégrant des modulateurs delta-sigma et 25% moins qu’un DAC résistif 12-bit. La surface active totale est de 0.047 mm2, soit 4 fois moins que le plus petit circuit publié précédemment. Par conséquent, ce travail se distingue par une faible consommation d'énergie grâce à la l’architecture 1-bit combinée au filtrage de bande et par la surface réduite obtenue par l’intégration efficace des cellules du FIR-PA. Il démontre la transition de l’émetteur analogique traditionnel à l’émetteur numérique intégré ciblant l'avenir des applications mobiles. / The present PhD work covers the study, design and demonstration of all-digital transmitters targeting advanced communication standards for mobile applications in the frame of the Internet of Things (IoT). Key innovations are time-interleaved Delta-Sigma modulators (DSM) and a power and area-efficient switched-capacitor (SC) finite impulse response power amplifier (FIR-PA). The common FIR-PA block uses exclusively inverters and capacitors in a switched-capacitor configuration, thus being fully compatible with advanced CMOS technology nodes. The prototype is integrated in 28nm FD‐SOI CMOS technology with 10 metal layers and body biasing fine-tuning features. The proposed digital RF transmitter achieves 13.5 in‐band effective number of bits and is 900 MHz LTE‐compliant. The overall power consumption is 35 mW at 2.9 dBm peak output power and 1V supply. With respect to relevant state-of-the art, at similar output power levels, the FIR‐PA consumes 7 times less than a 10‐bit DSM‐based DAC and 25% less than a 12‐bit resistive DAC. The total active area is 0.047 mm2, at least 4 times lower than the smallest previously published work. Consequently, this work stands out for low power consumption thanks to the single-bit core solution combined with band filtering and low area achieved with a multi-layer FIR-PA cell structure. It demonstrates the transition from traditional analog to highly integrated digital-intensive transmitters targeting the future of mobile applications.

La problématique traitée dans la thèse consiste à concevoir des convertisseurs très larges bandes pour les applications stations de base. Le choix d'une architecture à entrelacement temporel a été fait et permet d'augmenter la vitesse des convertisseurs tout en ayant un contrôle sur la consommation. Cependant, les canaux constituant cette architecture évoluent différemment à des variations d'environnement. En conséquence, des erreurs d'appariement entre les canaux dégradent les performances du convertisseur parallèle. Les erreurs les plus connues sont : l'offset, le gain, l'erreur de phase des horloges d'échantillonnage qui sont largement traitées dans la littérature et enfin, l'erreur de bande passantes entre les filtres d'entrées des convertisseurs. Les travaux de la thèse ont permis de proposer des solutions d'estimation et de correction de cette erreur de bande passante afin d'améliorer les performance en linéarité du convertisseur. De plus les techniques de calibrage proposées sont validées à l'aide de circuits réels.

Les codes correcteurs d’erreurs sont largement utilisés dans des domaines allant de l’automobile aux communications sans fils. La complexité croissante des algorithmes implémentés et l’augmentation continue des débits applicatifs constituent des contraintes fortes pour la conception d’architectures matérielles. Un tel composant utilise (1) des éléments de calculs, (2) des mémoires et des modules de brassage de données (entrelaceur/désentrelaceur TurboCodes, blocs de redondance spatio-temporelle des systèmes OFDM/MIMO…). La complexité et le coût de ces systèmes sont très élevés; les concepteurs doivent pourtant parvenir à minimiser la consommation et la surface total du circuit, tout en garantissant les performances temporelles requises. Dans ce cadre nous nous intéressons à l’optimisation des architectures des modules de brassage de données. Différentes solutions sont proposées dans la littérature, nos travaux se focalisent sur la définition d’approches de placement de données en mémoire permettant d’optimiser le coût matériel de ces architectures. Ainsi, nous présentons deux approches méthodologiques. Premièrement, nous proposons deux solutions de placement mémoire s’appliquant au moment de la conception du système: (1) placement mémoire avec personnalisation de réseau (dite Relaxation de réseau); et (2) placement mémoire garantissant un placement des données dit in-place afin de générer architecture optimisée. Deuxièmement, nous présentons une approche se basant sur l’exécution des algorithmes de placement de données directement dans le système via l’intégration d’un composant matériel dédié. / Turbo and LDPC codes are two families of codes that are extensively used in current communication standards due to their excellent error correction capabilities. To achieve high performance, parallel architectures are required. However, these architectures suffer from memory conflict problems. These conflicts increase latency of memory accesses due to the presence of conflict management mechanisms in communication network, and unfortunately decreases system throughput with augmenting system cost.To tackle memory conflict problem, different types of approaches are used in literature. In this thesis, we aim to design optimized parallel architecture. For this purpose, we have presented two different categories of approaches. In first category, we have proposed design time off-chip approaches in which we have proposed two kinds of solution: a first one based on network customization; and a second approach based on in-place memory architecture in order to generate optimized architecture. In the second category, memory mapping algorithms is embedded on-chip in order to execute them at runtime to solve conflict problem. Dedicated architecture is composed of an embedded processor and RAM memory banks to store generated command words. Polynomial time memory mapping approach and routing algorithm (based on Benes network) is embedded on-chip to solve memory conflict problem. Different experiments have been performed by using memory mapping approaches executed on several embedded processors.

Les romans de Chrétien de Troyes ont suscité beaucoup de réécritures. A partir du XIIIè et jusqu’au XVè siècle, plusieurs romanciers ont repris la trame du Champenois en dépassant l’écriture en vers et en adoptant une écriture en prose jugée mieux garante de la véridicité et de la vraisemblance de l’histoire. Les versions se font concurrence, mêlant différents styles et différentes stratégies et célébrant un phénomène qui s’épanouit surtout dans la prose du Lancelot, l’entrelacement. La langue évolue aussi au fil des siècles. Cette évolution se fait remarquer dans des mises en prose qui sont mieux structurées que d’autres, et ce tant sur le plan narratologique que syntaxique. Cependant, ce souci d’organisation va jusqu’à créer parfois des amalgames sémantiques. Mais dans tous les cas, il révèle la spécificité de chacun des auteurs et leurs choix d’écriture respectifs dans les différentes réécritures des romans de Chrétien de Troyes. / Chrétien de Troyes’ novels aroused many rewritings. From the XIIIth until the XVth century,several novelists resumed the framework of Chrétien’s language by overtaking the writing inverse. They adopted writing in prose considered best granter of truth, similitude andcredibility for the story. The versions would compete through mixing various styles andstrategies and mainly by celebrating a phenomenon which blooms particularly in the prose ofthe Lancelot, the interlacing. The language also evolved in the course of the centuries. Thisevolution is getting noteworthy when used in prose style as such it looks much betterstructured than the other styles in both narration and syntax. Nevertheless, this care fororganization goes as far as creating sometimes some semantic confusion. And yet in mostcases, it reveals the specificity of each author and his own preferences in terms of writingwhen rewriting Chrétien de Troyes’ novels.

Travaux sur la segmentation des images et des vidéos en vue de leur codage, indexation et interprétation ainsi que sur l'amélioration de la qualité de la restitution de ces images sur les écrans plats.

Les besoins en débit d’information à transmettre ne cessent de croitre. Aussi la généralisation des émetteurs-récepteurs large-bande implique l’intégration de solutions sur une technologie silicium CMOS afin que leur cout soit compatible avec une application grand public. Si l’intégration massive des traitements numériques est facilitée par les dernières technologies CMOS, la fonction de conversion analogique-numérique est quant à elle plus difficile. En effet, afin d’optimiser l’étage frontal analogique, le convertisseur analogique-numérique (CAN) doit répondre à des contraintes très fortes en termes de largeur de bande (de l’ordre du GHz) et de résolution (de 10 à 14bits). Les convertisseurs analogique-numérique basés sur l’entrelacement temporel (CAN-ET) connaissent un essor remarquable car ce sont aujourd’hui les seuls à pouvoir répondre aux deux contraintes énoncées ci-dessus. Cependant, cette structure de CAN reste sensible aux défauts d’appariement entre ses différentes voies de conversion et voit ses performances limitées par la présence de raies parasites liées à des erreurs statiques (offset et gain) et dynamiques (skew et bande passante). Pour réduire l’impact des erreurs dynamiques, nous avons implémenté une calibration mixte en technologie FD-SOI 28nm. Dans une première partie, un état de l’art portant sur les différentes techniques de minimisation et de compensations analogiques des erreurs de skew et bande passante est réalisé. A partir de cette étude, nous proposons différentes techniques analogiques pour compenser les d´esappariements de bande passante et de skew. Pour compenser le skew, nous profitons des avantages de la technologie FD-SOI en modulant fortement la tension de la face arrière d’un ou plusieurs transistor(s) d’ échantillonnage. Concernant l’erreur de bande passante, nous proposons d’ajuster la résistance équivalente du T/H en adaptant la résistance à l’état passant des transistors d’échantillonnage de cinq manières différentes. Pour définir parmi toutes les compensations proposées celle qui est la plus adaptée à nos besoins, nous comparons différents critères de performance. Après avoir identifié la meilleure compensation de skew et de bande passante, nous avons, dans une dernière partie, implémenté une calibration mixte des erreurs statiques et dynamiques o`u l’estimation numérique est basée sur la méthode des Moindres Carrés. / Data transmission requirements are ever more stringent, with respect to more throughput, less power consumption and reduced cost. The cable TV market is where broadband transceivers must continuously innovate to meet these requirements. In these transceivers, the analog front-end part must be adapted to meet the increasingly tighter specifications of the newest standards. A key bottleneck is the Analogto- Digital Converter (ADC), which must reach a sampling rate of several Gigasamples per second at effective conversion resolutions in the range of 10 to 14 bits. Among the possible choices, converters based on Time-Interleaving (TI-ADC) are experiencing remarkable growth, and today they appear to be the best candidates to rmeet the two constraints set out above. However, TI-ADCs are hampered by mismatches between its different conversion channels, which result in degraded performance due to the appearance of mismatch spurs in the frequency domain, arising both from static errors (gain and offset mismatch) and dynamic (skew and bandwidth) errors. To reduce these errors, we have investigated a mixeddomain calibration strategy for TI-ADCS in 28nm FDSOI technology. We strongly focused the analog compensation of dynamic errors. This report begins with a review of the state-of-theart w.r.t. the mismatch reduction and analog compensation techniques for both dynamic errors. Based on these results, we then introduce a variety of analog techniques aimed at compensating the bandwidth and skew mismatches. In order to compensate for the skew, we make the most of the FD-SOI technology by tightly regulating the voltage of the back gate of one or several sampling transistors. For the bandwidth error, we recommend that the T/H equivalent resistor be adjusted, adapting the on-resistor of the sampling transistors using up to five different techniques. Once the most appropriate skew and bandwidth compensations were identified, we ultimately implemented a mixed calibration of static and dynamic errors along with a digital calculation based upon the "Least- Squares" method.

Ce travail concerne l'étude théorique,l’analyse numérique et la validationexpérimentale d'une topologie de convertisseurd’électronique de puissance basée sur unconvertisseur multiniveau modulaire entrelacéavec transformateur moyenne fréquence.L’architecture est adaptée pour l’étage deconversion AC-DC dans les applications detransformateur d'électronique de puissance pourla connexion entre un réseau alternatif moyennetension et un réseau continu basse tension.L’entrelacement réduit les pertes par conductiondans les interrupteurs. Le transformateurmoyenne fréquence 10 kHz assure une isolationgalvanique et connecte le convertisseurmultiniveau modulaire entrelacé à unconvertisseur pont complet. Avec comme pointde départ la structure, le principe defonctionnement, la modélisation, la technique demodulation et le schéma de commande sontdiscutés. Une caractéristique du convertisseur estla génération simultanée de la tension du réseaubasse fréquence et de la tension primaire dutransformateur moyenne fréquence.L'équilibrage de la tension des condensateurs etla minimisation du courant de circulation sontcombinés dans un seul algorithme. La commanderégule le courant alternatif et la tension du buscontinu, du côté haute tension, ainsi que latension continue et le flux de puissance, du côtébasse tension. La validation expérimentale duconvertisseur est réalisée avec un prototype de720 W monophasé à l’échelle réduite. Lesrésultats démontrent la stabilité du système decommande lors d'opérations en régimepermanent et dynamiques (pas de charge,inversion du flux de puissance). / This work aims to present thetheoretical study, the numerical analysis and theexperimental validation of a power electronicsconverter topology based on an interleavedmodular multilevel converter with mediumfrequencytransformer. The architecture issuitable for the AC-DC stage in solid-statetransformer applications for the connectionbetween a medium-voltage AC grid and a lowvoltageDC grid. The interleaving reduces theswitch conduction losses. The 10 kHz mediumfrequencytransformer provides galvanicisolation and connects the interleaved modularmultilevel converter to a full-bridge converter.From the converter structure, the principle ofoperation, the modeling, the modulationtechnique, and the control scheme are discussed.One feature of the converter is the simultaneousgeneration of the low-frequency grid voltageand the medium-frequency transformer primaryvoltage. The capacitor voltage balancing and thecirculating currents minimization are combinedtogether in a single algorithm. The controlsystem regulates the AC current and the DC busvoltage, on the high-voltage side, and the DCvoltage and power flow, on the low voltage side.The experimental validation of the converter ismade with a scaled-down single-phase 720 Wprototype. The results demonstrate the controlsystem stability in steady-state and dynamic(load step, power flow inversion) operations.