Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2015-12-14T21:36:47Z No. of bitstreams: 1 DiegoViniciusCiriloDoNascimento_DISSERT.pdf: 3971864 bytes, checksum: e108d654f43c5201fce41b5de8b11677 (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2015-12-17T17:25:21Z (GMT) No. of bitstreams: 1 DiegoViniciusCiriloDoNascimento_DISSERT.pdf: 3971864 bytes, checksum: e108d654f43c5201fce41b5de8b11677 (MD5) / Made available in DSpace on 2015-12-17T17:25:21Z (GMT). No. of bitstreams: 1 DiegoViniciusCiriloDoNascimento_DISSERT.pdf: 3971864 bytes, checksum: e108d654f43c5201fce41b5de8b11677 (MD5) Previous issue date: 2014-08-04 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES / O efeito de reverbera??o ocorre pela reflex?o do som nas superf?cies adjacentes ? fontesonora durante sua propaga??o at? o ouvinte e a resposta ao impulso de um ambienterepresenta suas caracter?sticas de reverbera??o. Por ser dependente do ambiente, a reverbera??oleva ao ouvinte caracter?sticas do espa?o onde o som est? sendo reproduzido ecomumente sua aus?ncia n?o soa como ?natural?. Como nem sempre ? poss?vel ter caracter?sticasdesej?veis de reverbera??o em grava??es, m?todos para reverbera??o artificial v?msendo desenvolvidos h? d?cadas, sempre buscando implementa??es mais eficientes e maisfi?is aos ambientes reais. Neste trabalho ? apresentada uma implementa??o em FPGA(Field Programmable Gate Array) de uma estrutura de reverbera??o digital de ?udio cl?ssica,usando filtros allpass, baseada na proposta de Manfred Schroeder, demonstrando autiliza??o de hardware reconfigur?vel como plataforma de desenvolvimento e implementa??ode efeitos digitais de ?udio, com foco nas caracter?sticas de modularidade e de reuso. / Reverberation is caused by the reflection of the sound in adjacent surfaces close to the sound source during its propagation to the listener. The impulsive response of an environment represents its reverberation characteristics. Being dependent on the environment, reverberation takes to the listener characteristics of the space where the sound is originated and its absence does not commonly sounds like ?natural?. When recording sounds, it is not always possible to have the desirable characteristics of reverberation of an environment, therefore methods for artificial reverberation have been developed, always seeking a more efficient implementations and more faithful to the real environments. This work presents an implementation in FPGAs (Field Programmable Gate Arrays ) of a classic digital reverberation audio structure, based on a proposal of Manfred Schroeder, using sets of all-pass and comb filters. The developed system exploits the use of reconfigurable hardware as a platform development and implementation of digital audio effects, focusing on the modularity and reuse characteristics

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2016-02-03T20:53:53Z No. of bitstreams: 1 AlanPauloOliveiraDaSilva_TESE.pdf: 1827762 bytes, checksum: f478a28631ce88521aefb0bb1971ecff (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2016-02-04T00:09:56Z (GMT) No. of bitstreams: 1 AlanPauloOliveiraDaSilva_TESE.pdf: 1827762 bytes, checksum: f478a28631ce88521aefb0bb1971ecff (MD5) / Made available in DSpace on 2016-02-04T00:09:56Z (GMT). No. of bitstreams: 1 AlanPauloOliveiraDaSilva_TESE.pdf: 1827762 bytes, checksum: f478a28631ce88521aefb0bb1971ecff (MD5) Previous issue date: 2015-01-30 / Este trabalho prop?e a utiliza??o do modelo comportamental do ciclo de histerese do capacitor ferroel?trico como uma nova alternativa ?s t?cnicas normalmente custosas no c?lculo de fun??es n?o-lineares em neur?nios artificiais implementados em plataforma de hardware reconfigur?vel, no caso, um dispositivo FPGA. Inicialmente a proposta foi validada por meio da implementa??o da l?gica booleana atrav?s dos modelos digitais de dois neur?nios artificiais: o Perceptron e uma varia??o do modelo Spiking Neuron Integrate and Fire, ambos utilizando o modelo tamb?m digital do ciclo de histerese do capacitor ferroel?trico como unidade b?sica n?o-linear no c?lculo das sa?das dos neur?nios. Finalmente, foi utilizado um modelo anal?gico do capacitor ferroel?trico com o objetivo de verificar a sua efic?cia e uma poss?vel redu??o no n?mero de elementos l?gicos necess?- rios no caso da implementa??o dos neur?nios em circuito integrado. As implementa??es foram realizadas por meio de modelos em Simulink e a sintetiza??o dos mesmos foi feita com o aux?lio do software DSP Builder, da Altera Corporation. / This work proposes the use of the behavioral model of the hysteresis loop of the ferroelectrics capacitor as a new alternative to the usually costly techniques in the computation of nonlinear functions in artificial neurons implemented on reconfigurable hardware platform, in this case, a FPGA device. Initially the proposal has been validated by the implementation of the boolean logic through the digital models of two artificial neurons: the Perceptron and a variation of the model Integrate and Fire Spiking Neuron, both using the model also digital of the hysteresis loop of the ferroelectric capacitor as it?s basic nonlinear unit for the calculations of the neurons outputs. Finally, it has been used the analog model of the ferroelectric capacitor with the goal of verifying it?s effectiveness and possibly the reduction of the number of necessary logic elements in the case of implementing the artificial neurons on integrated circuit. The implementations has been carried out by Simulink models and the synthesizing has been done through the DSP Builder software from Altera Corporation.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2016-07-22T15:28:33Z No. of bitstreams: 1 JonasDamascenoBatistaDeAraujo_DISSERT.pdf: 3604743 bytes, checksum: 5ae42e6f32fd99f10a6d6092e639b58a (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2016-07-27T21:50:25Z (GMT) No. of bitstreams: 1 JonasDamascenoBatistaDeAraujo_DISSERT.pdf: 3604743 bytes, checksum: 5ae42e6f32fd99f10a6d6092e639b58a (MD5) / Made available in DSpace on 2016-07-27T21:50:25Z (GMT). No. of bitstreams: 1 JonasDamascenoBatistaDeAraujo_DISSERT.pdf: 3604743 bytes, checksum: 5ae42e6f32fd99f10a6d6092e639b58a (MD5) Previous issue date: 2015-12-09 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior (CAPES) / O aumento da efici?ncia de sistemas foto-voltaicos tem sido alvo de diversos estudos nos ?ltimos anos. Uma das formas poss?veis de aumentar a pot?ncia extra?da por um painel foto-voltaico ? o rastreamento solar, realizando a sua movimenta??o de modo a seguir a trajet?ria do sol. Esta movimenta??o exige que o motor el?trico empregado possua torque suficiente e baixa velocidade, garantindo a precis?o do rastreamento. Com o uso de inversores tipo fonte de tens?o e de dispositivos que gerem a l?gica de chaveamento adequada ? poss?vel obter o torque e a velocidade necess?rios para o funcionamento do sistema. Este trabalho descreve a implementa??o de um sistema de controle de posi??o a ser aplicado no rastreador solar constru?do no Laborat?rio de Eletr?nica de Pot?ncia e Energias Renov?veis, situado na UFRN. A varia??o da velocidade do motor ? realizada atrav?s de um inversor tipo fonte de tens?o cujo comando PWM para acionamento das chaves ser? gerado por um dispositivo microcontrolador dedicado. O sensor utilizado para medi??o da inclina??o do painel ? um sensor de estado s?lido do tipo aceler?metro interfaceado ao microcontrolador. A posi??o solar ? tamb?m calculada pelo microcontrolador ? partir das coordenadas geogr?ficas do ponto de instala??o, e da data e hora locais obtidas a partir de um dispositivo RTC (Real-Time Clock). Um prot?tipo de rastreador solar polar de um eixo, movimentado por um motor CC, foi montado para atestar o funcionamento do sensor e verificar se o rastreamento ? realizado de forma eficiente. / The increase in the efficiency of photo-voltaic systems has been the object of various studies the past few years. One possible way to increase the power extracted by a photovoltaic panel is the solar tracking, performing its movement in order to follow the sun?s path. One way to activate the tracking system is using an electric induction motor, which should have sufficient torque and low speed, ensuring tracking accuracy. With the use of voltage source inverters and logic devices that generate the appropriate switching is possible to obtain the torque and speed required for the system to operate. This paper proposes the implementation of a angular position sensor and a driver to be applied in solar tracker built at a Power Electronics and Renewable Energies Laboratory, located in UFRN. The speed variation of the motor is performed via a voltage source inverter whose PWM command to actuate their keys will be implemented in an FPGA (Field Programmable Gate Array) device and a TM4C microcontroller. A platform test with an AC induction machine of 1.5 CV was assembled for the comparative testing. The angular position sensor of the panel is implemented in a ATMega328 microcontroller coupled to an accelerometer, commanded by an Arduino prototyping board. The solar position is also calculated by the microcontroller from the geographic coordinates of the site where it was placed, and the local time and date obtained from an RTC (Real-Time Clock) device. A prototype of a solar tracker polar axis moved by a DC motor was assembled to certify the operation of the sensor and to check the tracking efficiency.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2016-08-09T22:51:25Z No. of bitstreams: 1 CarlosAlbertoDeAlbuquerqueSilva_TESE.pdf: 4568486 bytes, checksum: 5ddf18d55603ffd49ea2899025e1615f (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2016-08-10T23:15:49Z (GMT) No. of bitstreams: 1 CarlosAlbertoDeAlbuquerqueSilva_TESE.pdf: 4568486 bytes, checksum: 5ddf18d55603ffd49ea2899025e1615f (MD5) / Made available in DSpace on 2016-08-10T23:15:49Z (GMT). No. of bitstreams: 1 CarlosAlbertoDeAlbuquerqueSilva_TESE.pdf: 4568486 bytes, checksum: 5ddf18d55603ffd49ea2899025e1615f (MD5) Previous issue date: 2015-09-04 / Ag?ncia Nacional do Petr?leo - ANP / As Redes Neurais Artificiais (RNAs), que constituem uma das ramifica??es da Intelig?ncia Artificial (IA), est?o sendo empregadas como solu??o para v?rios problemas complexos, existentes nas mais diversas ?reas. Para a solu??o destes problemas torna-se indispens?vel que sua implementa??o seja feita em hardware. Em meio as estrat?gias a serem adotadas e satisfeitas durante a fase de projeto e implementa??o das RNAs em hardware, as conex?es entre os neur?nios s?o as que necessitam de maior aten??o. Recentemente, encontram-se RNAs implementadas tanto em circuitos integrados de aplica??o espec?fica (Application Specific Integrated Circuits - ASIC) quanto em circuitos integrados, configurados pelo usu?rio, a exemplo dos Field Programmable Gate Array (FPGAs), que possuem a capacidade de serem reconfigurados parcialmente, em tempo de execu??o, formando, portanto, um Sistema Parcialmente Reconfigur?vel (SPR), cujo emprego proporciona diversas vantagens, tais como: flexibilidade na implementa??o e redu??o de custos. Tem-se observado um aumento considerado no uso destes dispositivos para a implementa??o de RNAs. Diante do exposto, prop?e-se a implementa??o de uma matriz de neur?nios dinamicamente reconfigur?vel no FPGA Virtex 6 da Xilinx, descrita em linguagem de hardware e que possa absorver projetos baseados em plataforma de sistemas embarcados, dedicados ao controle distribu?do de equipamentos normalmente utilizados na ind?stria. Prop?e-se ainda, que a configura??o das topologias das RNAs que possam vir a ser formadas, seja realizada via software. / The Artificial Neural Networks (ANN), which is one of the branches of Artificial Intelligence (AI), are being employed as a solution to many complex problems existing in several areas. To solve these problems, it is essential that its implementation is done in hardware. Among the strategies to be adopted and met during the design phase and implementation of RNAs in hardware, connections between neurons are the ones that need more attention. Recently, are RNAs implemented both in application specific integrated circuits's (Application Specific Integrated Circuits - ASIC) and in integrated circuits configured by the user, like the Field Programmable Gate Array (FPGA), which have the ability to be partially rewritten, at runtime, forming thus a system Partially Reconfigurable (SPR), the use of which provides several advantages, such as flexibility in implementation and cost reduction. It has been noted a considerable increase in the use of FPGAs for implementing ANNs. Given the above, it is proposed to implement an array of reconfigurable neurons for topologies Description of artificial neural network multilayer perceptrons (MLPs) in FPGA, in order to encourage feedback and reuse of neural processors (perceptrons) used in the same area of the circuit. It is further proposed, a communication network capable of performing the reuse of artificial neurons. The architecture of the proposed system will configure various topologies MLPs networks through partial reconfiguration of the FPGA. To allow this flexibility RNAs settings, a set of digital components (datapath), and a controller were developed to execute instructions that define each topology for MLP neural network.

Made available in DSpace on 2014-12-17T14:56:13Z (GMT). No. of bitstreams: 1 GiannaRA_DISSERT.pdf: 1176207 bytes, checksum: 70ba58037ee2ef159df7163e1a1f1d62 (MD5) Previous issue date: 2011-02-18 / Conselho Nacional de Desenvolvimento Cient?fico e Tecnol?gico / A challenge that remains in the robotics field is how to make a robot to react in real time to visual stimulus. Traditional computer vision algorithms used to overcome this problem are still very expensive taking too long when using common computer processors. Very simple algorithms like image filtering or even mathematical morphology operations may take too long. Researchers have implemented image processing algorithms in high parallelism hardware devices in order to cut down the time spent in the algorithms processing, with good results. By using hardware implemented image processing techniques and a platform oriented system that uses the Nios II Processor we propose an approach that uses the hardware processing and event based programming to simplify the vision based systems while at the same time accelerating some parts of the used algorithms / Um desafio que ainda resta no campo da rob?tica ? como fazer um rob? reagir em tempo real a est?mulos visuais. T?cnicas tradicionais de vis?o rob?tica usadas para resolver este problema ainda s?o muito caras tomando muito tempo quando se usa processadores convencionais. Algoritmos simples com filtragem em imagens ou opera??es de morfologia matem?tica podem tomar muito tempo de execu??o. Pesquisadores t?m implementado algoritmos de processamento de imagens em dispositivos de hardware com alto grau de paralelismo, visando diminuir o tempo de processamento nos algoritmos, com bons resultados. Usando t?cnicas de processamento de imagens implementadas em hardware e um sistema orientado a plataforma que usa o processador Nios II, propomos um m?todo que usa processamento em hardware e programa??o baseada a eventos, para simplificar sistemas baseados em vis?o, enquanto que, ao mesmo tempo, conseguimos acelerar algumas partes dos algoritmos usados

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2018-02-15T11:21:03Z No. of bitstreams: 1 MatheusFernandesTorquato_DISSERT.pdf: 2354339 bytes, checksum: 32d0b6ee431808fccf375481ef94b8a9 (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2018-02-16T11:39:52Z (GMT) No. of bitstreams: 1 MatheusFernandesTorquato_DISSERT.pdf: 2354339 bytes, checksum: 32d0b6ee431808fccf375481ef94b8a9 (MD5) / Made available in DSpace on 2018-02-16T11:39:52Z (GMT). No. of bitstreams: 1 MatheusFernandesTorquato_DISSERT.pdf: 2354339 bytes, checksum: 32d0b6ee431808fccf375481ef94b8a9 (MD5) Previous issue date: 2017-12-01 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior (CAPES) / Os Algoritmos Gen?ticos (AGs) s?o utilizados para resolver problemas de busca e otimiza??o no qual, uma solu??o ?tima pode ser encontrada utilizando um processo iterativo e transi??es probabil?sticas. Todavia, dependendo do tipo de problema, o tempo para encontrar a solu??o pode ser elevado em m?quinas sequenciais devido ? complexidade computacional do algoritmo gen?tico. Assim, esse trabalho possui como objetivo o desenvolvimento de um prot?tipo associado a uma implementa??o paralela de um algoritmo gen?tico em FPGA (Field-programmable gate array). O principal objetivo do desenvolvimento dessa arquitetura ? a otimiza??o do tempo de processamento do sistema. Resultados associados com o tempo de processamento e a ?rea ocupada para v?rios tamanhos de popula??o foram analisados. Estudos relativos ? precis?o da resposta do algoritmo gen?tico para o problema de otimiza??o de fun??es com uma e duas vari?veis tamb?m foram analisados para a implementa??o em hardware. Todo projeto foi desenvolvido utilizando a plataforma de desenvolvimento System Generator da Xilinx tendo como FPGA alvo um Virtex-7 xc7vx550t-1ffg1158 FPGA. / Genetic Algorithms (GAs) are used to solve search and optimization problems in which an optimal solution can be found using an iterative process and using probabilistic transitions. However, depending on the type of problem, the time required to find a solution can be high in sequential machines due to the computational complexity of genetic algorithm. This work proposes a parallel implementation of a genetic algorithm on fieldprogrammable gate array (FPGA). Optimization of the system?s processing time is the main goal of this project. Results associated with the processing time and area occupancy (in FPGA) for various population size are analyzed. Studies concerning the accuracy of the GA response for the optimization of functions with one and two variables were also analyzed for the hardware implementation. The project was developed using the System Generator software (Xilinx development platform) and the Virtex-7 xc7vx550t-1ffg1158 FPGA.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2017-03-20T19:50:20Z No. of bitstreams: 1 LucileideMedeirosDantasDaSilva_DISSERT.pdf: 995627 bytes, checksum: c5a0cf7ba1df8a88275e1f7c185e1eac (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2017-03-22T19:38:28Z (GMT) No. of bitstreams: 1 LucileideMedeirosDantasDaSilva_DISSERT.pdf: 995627 bytes, checksum: c5a0cf7ba1df8a88275e1f7c185e1eac (MD5) / Made available in DSpace on 2017-03-22T19:38:28Z (GMT). No. of bitstreams: 1 LucileideMedeirosDantasDaSilva_DISSERT.pdf: 995627 bytes, checksum: c5a0cf7ba1df8a88275e1f7c185e1eac (MD5) Previous issue date: 2016-11-18 / O Q-learning ? uma t?cnica de aprendizagem por refor?o off-policy que tem como principal vantagem a possibilidade de obter uma pol?tica ?tima interagindo com o ambiente sem que o modelo deste ambiente necessite ser conhecido. Este trabalho descreve uma proposta de arquitetura paralela em ponto fixo da t?cnica usando hardware reconfigur?vel do FPGA (Field Programmable Gates Arrays). O objetivo de desenvolver essa t?cnica em hardware ? otimizar o tempo de processamento do sistema. S?o apresentados resultados de converg?ncia do algoritmo, ?rea de ocupa??o e frequ?ncia de amostragem. Tamb?m s?o apresentados detalhes de implementa??o da arquitetura. O projeto foi desenvolvido utilizando a plataforma de desenvolvimento System Generator da Xilinx sendo projetado para o FPGA Virtex 6 xc6vcx240t-1ff1156. / Q-learning is a off-policy reinforcement learning technique which has as main advantage the possibility of obtaining an optimal policy interacting with an unknown model environment. This work proposes a parallel fixed-point Q-learning algorithm architecture, implemented in FPGA. Fundamental to this approach is optimize system processing time. Convergence results are presented. The processing time and occupied area were analyzed for diferentes scenarios and various fixed point formats. Architecture implementation details were featured. The entire project was developed using the System Generator platform (Xilinx), with a Virtex-6 xc6vcx240t-1ff1156 as the target FPGA.

Made available in DSpace on 2013-08-07T18:53:07Z (GMT). No. of bitstreams: 1 000438862-Texto+Completo-0.pdf: 6841213 bytes, checksum: 62ab6904af18caf353f011769efc8178 (MD5) Previous issue date: 2012 / This work proposes a new time and frequency synchronization system for OFDM (Orthogonal Frequency Division Multiplexing) receivers. Presently, the OFDM technique is adopted in nearly all wireless broadband systems (IEEE 802. 16 WiMax, 3GPP-LTE, IEEE 802. 22, etc). It is also used in the ISDB-T digital television system, adopted in Brazil. The proposed synchronization system controls the receiver timing and frequency in a closed loop, adjusting the FFT window delay and the local oscillator frequency. The loop error is measured in the frequency domain, based on reference symbols inserted on pilot carriers in the transmitter. Initialization of the closed loop operating point is performed with base on the guard interval generated at the transmitter. Di erently of the usual sync implementations for OFDM systems, the proposed system actuates in the time domain, instead of the frequency domain. Also, in order to avoid loop instabilities due to the transport delay intrinsic to the OFDM demodulation process, the proposed system uses a prediction algorithm for loop stabilization. / Este trabalho propõe uma nova implementação do sistema de sincronismo de tempo e frequência para receptores OFDM (Orthogonal Frequency Division Multiplexing). A técnica OFDM e utilizada no sistema de TV digital adotado no Brasil (ISDB-T), bem como na quase totalidade das tecnologias para wireless broadband atualmente no mercado (IEEE 802. 16 WiMax, 3GPP-LTE, IEEE 802. 22, etc). O sistema de sincronismo aqui proposto controla frequência e timing do receptor em malha fechada, atuando no atraso ou no adiantamento dos dados na entrada da FFT e na frequência do oscilador local. A medição do erro da malha e efetuada no domínio frequência, tendo como referência símbolos pilotos inseridos em frequência no sinal transmitido. A inicialização do ponto de operação da malha fechada e baseado no intervalo de guarda inserido no sinal pelo transmissor. Ao contrario das implementações usuais para sincronismo em sistemas OFDM, a atuação do sistema e no domínio tempo, e não no domínio frequência. Ainda, para evitar instabilidade da malha dado o atraso de transporte intrínseco na demodulacão de um sinal OFDM, esta é estabilizada através de algoritmo de predição.

Made available in DSpace on 2013-08-07T18:53:29Z (GMT). No. of bitstreams: 1 000395854-Texto+Parcial-0.pdf: 149991 bytes, checksum: 6415bcb468ede2e6d221f3cc0e1c7dda (MD5) Previous issue date: 2007 / This work has been developed error correcting codes: the Bose-Chaudhuri- Hocquenghem (BCH) and the Reed-Solomon (RS). Coders BCH had been implemented directly from the algebraic approach, using as tool, a hardware description language (VHDL), as well as the implementation of prototypes using Field Programable Gate Arrays (FPGA). The achieved results had clearly showed that the increasing performance of these code algorithms, either in the aspect of execution speed, and in FPGA device area usage. The achieved success in the code implementation in FPGA was not about the implementation itself, since there are some similar accomplishments in the market and the academy. The main stone is the fact of using the original algebraic formulation, that is, without the job of usual iterative algorithms (sequential) in the implementation of the BCH. With the results of the BCH algebraic a new code for symbols based in the BCH, has been proprosed, that will be presented as a new alternative to the Reed-Solomon, for surpassing it, as much in time as area to be implemented. Thus, this work test that, with the advance of the resources for rapid prototyping of Very Large Scale Integration (VLSI) technologies, and the hardware description of the code using it original algebraic description, results in a system with impressive performance, as consequence of the paradigm changing, based until the moment in polynomial sequential processing, to a new paradigm of hardware parallelism, executing the algebraic model. / Neste trabalho foram desenvolvidos códigos corretores de erros, como Base-Chaudhuri-Hocquenghem (BCH) e o Reed-Solomon (RS). Os codificadores BCH foram implementados diretamente de suas abordagens algébricas, empregando como ferramenta uma linguagem de descrição de hardware (VHDL), bem como a implementação de um protótipo utilizando Field Programable Gate Arrays (FPGA). Os resultados obtidos demonstraram claramente que o desempenho destes algoritmos de codificação aumentam consideravelmente, tanto no aspecto de velocidade de execução, quanto a área ocupada do dispositivo FPGA. O sucesso deste trabalho não está na implementação em FPGA destes codificadores, uma vez que existem no mercado e na academia várias realizações similares, mas no fato de empregar como abordagem de implementação e desenvolvimento dos codificadores a formulação algébrica original, isto é, sem o emprego de algoritmos iterativos usuais (seqüenciais) na implementação do BCH. Não obstante, com os resultados do BCH algébrico propõe-se um novo código para símbolos, que será apresentado como uma nova alternativa ao Reed-Solomon, por superá-lo, tanto em tempo de codificação, como área para ser implementado. Assim, este trabalho prova que, com o avanço dos recursos de prototipação e desenvolvimento de tecnologias VLSI, e com a descrição em hardware do código na sua formulação algébrica original, obtém-se um sistema com impressionante desempenho, resultante da mudança de paradigma, baseado até o momento em processamento seqüencial polinomial, para um novo paradigma de paralelismo de hardware, executando o modelo algébrico do código.

No mercado altamente globalizado de hoje, a manutenção dos equipamentos tem se tornado um fator crucial para as empresas dos mais diversos segmentos. Técnicas de manutenção baseadas no nível de degradação dos equipamentos estão sendo preferidas em detrimento das técnicas tradicionais como manutenção corretiva e preventiva, e trazem benefícios como tempos de paradas reduzidos, tarefas de manutenção facilitadas e melhor gerenciamento de ativos. Com o desenvolvimento das técnicas de manutenção inteligente, os sistemas embarcados que comportarão estes algoritmos necessitarão cada vez mais de alta flexibilidade, combinada com alta velocidade de processamento e baixo consumo. Em outras palavras, eles tornam-se cada vez mais complexos, o que tem impacto direto no projeto destes sistemas. Neste contexto, a programação baseada em modelos em conjunto com a capacidade de geração automática de código para uma dada plataforma tem despertado grande interesse. O presente trabalho tem como objetivo realizar a análise dos espaços de projeto e também do desempenho de diferentes implementações para algoritmos de manutenção inteligente quando executados em hardware e software. A partir de implementações disponíveis nos ambientes MATLAB e LabVIEW™ de um sistema de manutenção inteligente chamado Watchdog Agent™, e utilizando ferramentas de geração automática de código, o desempenho dos sistemas de manutenção gerados é comparado usando-se parâmetros como tempo de execução e ocupação de memória ou da área do FPGA. Para os testes são utilizados dados de vibração coletados de uma bancada de testes composta por um atuador eletromecânico para válvulas. / In today’s highly globalized market, equipment maintenance has become a crucial factor for companies from several segments. Maintenance strategies based on equipment’s condition level are being preferred in place of traditional techniques such as corrective and preventive maintenance, and incur in benefits such as reduced downtime, facilitated maintenance tasks and better assets management. With the development of intelligent maintenance techniques, the embedded systems that will be used with such algorithms will need increasingly more flexibility, combined with high processing speed and low power consumption. In other words, they became increasingly more complex, what directly impact in their project. Within this context, model based engineering associated with automatic platform-specific code generation capabilities are of great interest. This work has as objective to perform a design space exploration by analyzing the performance of different implementations for intelligent maintenance algorithms when executed in hardware and software. Based on implementations available in MATLAB™ and LabVIEW™ environments of an intelligent maintenance system called Watchdog Agent, and using automatic code generation tools, the performance of the generated systems are compared using parameters such as execution time and memory or FPGA area occupation. For the validation tests, vibration data collected from a test bench composed by an electric mechanical actuator will be used.