Die vorliegende Arbeit befasst sich mit dem Entwurf eines monolithisch integrierten 60-GHz-Empfängerschaltkreises in einer modernen Silizium-Germanium-Halbleitertechnologie mit 190 GHz maximaler Transitfrequenz. Drei für die Entwicklung von MMIC-Empfängerschaltkreisen äußerst wichtige Prinzipien liegen dem Entwurf zugrunde: die Optimierung von Rauschverhalten und Bandbreite sowie die Betrachtung der maximal erreichbaren Ausgangsleistung. Diese Prinzipien werden detailliert untersucht und typische Schaltungen dahingehend analysiert. Insbesondere wird eine Methode vorgestellt, die es erlaubt, die maximale Ausgangsleistung für die häufig verwendete Kaskodestufe vorherzusagen. Dabei handelt es sich um eine Erweiterung der Methode der Lastkurve nach Cripps. Weiterhin werden Ansätze zur Modellierung von Leitungen vorgestellt und ihre Verwendbarkeit für die unterschiedlichen Simulationsarten diskutiert. Der Hauptteil der Arbeit behandelt den Entwurf des Empfängerschaltkreises, welcher aus einem breitbandigen Eingangsverstärker mit niedrigem Rauschen und einstellbarer Verstärkung, einem Leistungsteiler, einem direkten Quadratur-Abwärtsmischer, einem Basisbandverstärker, einem Treiberverstärker für das Lokaloszillatorsignal sowie einem 90°-Phasenschieber besteht. Zusätzlich sind verschiedene Referenzstrom- und -spannungsquellen im Schaltkreis integriert. Die gefertigte Schaltung wurde messtechnisch vollständig charakterisiert, und alle Ergebnisse sind wiedergegeben. Der gemessene Mischgewinn beträgt bis zu 40 dB bei einer Bandbreite von mehr als 15 GHz. Die Zweiseitenbandrauschzahl liegt bei moderaten 7,5 dB. Die gemessene Phasen- und Amplitudenabweichung sind geringer als 5° und geringer als 0,15 dB. Die Gesamtschaltung nimmt 360 mW Leistung aus einer 2,2-V-Spannungsquelle auf. Insbesondere die Bandbreite des Empfängerschaltkreises stellt eine Verbesserung des aktuellen Standes der Technik dar. / The present work studies the development of a monolithic 60 GHz receiver IC in a modern 190 GHz-fT silicon-germanium semiconductor technology. The design is based on three fundamental principles, which are of great importance for MMIC receiver design: noise optimisation, bandwidth enhancement and output power considerations. Those principles are discussed in detail, and typical circuit examples are comprehensively analysed. Specifically, a method is presented that allows the prediction of output power for the frequently-used cascode stage. This method is an extension of Cripps’ load line theory. Furthermore, modelling approaches for transmission lines and their suitability for various types of simulations are discussed. The main part focuses on the design process of the receiver IC, which consists of a broadband low noise amplifier with variable gain, a power divider, a zero-IF quadrature mixer, a baseband amplifier, an LO driver amplifier and a 90°-phase shifter. Additionally, several reference current and voltage sources are implemented in the IC. The manufactured circuit is characterised in detail, and all measurement results are presented. Over a bandwidth of more than 15 GHz, the measured conversion gain is up to 40 dB with a moderate double sideband noise figure of 7.5 dB. An I/Q imbalance measurement reveals a phase accuracy of better than 5° and an amplitude error of less than 0.15 dB. The total power consumption is 360 mW from a 2.2 V-source. Particularly in terms of bandwidth, the circuit performance exceeds the current state of the art.

Die vorliegende Arbeit befasst sich mit dem Entwurf eines monolithisch integrierten 60-GHz-Empfängerschaltkreises in einer modernen Silizium-Germanium-Halbleitertechnologie mit 190 GHz maximaler Transitfrequenz. Drei für die Entwicklung von MMIC-Empfängerschaltkreisen äußerst wichtige Prinzipien liegen dem Entwurf zugrunde: die Optimierung von Rauschverhalten und Bandbreite sowie die Betrachtung der maximal erreichbaren Ausgangsleistung. Diese Prinzipien werden detailliert untersucht und typische Schaltungen dahingehend analysiert. Insbesondere wird eine Methode vorgestellt, die es erlaubt, die maximale Ausgangsleistung für die häufig verwendete Kaskodestufe vorherzusagen. Dabei handelt es sich um eine Erweiterung der Methode der Lastkurve nach Cripps. Weiterhin werden Ansätze zur Modellierung von Leitungen vorgestellt und ihre Verwendbarkeit für die unterschiedlichen Simulationsarten diskutiert. Der Hauptteil der Arbeit behandelt den Entwurf des Empfängerschaltkreises, welcher aus einem breitbandigen Eingangsverstärker mit niedrigem Rauschen und einstellbarer Verstärkung, einem Leistungsteiler, einem direkten Quadratur-Abwärtsmischer, einem Basisbandverstärker, einem Treiberverstärker für das Lokaloszillatorsignal sowie einem 90°-Phasenschieber besteht. Zusätzlich sind verschiedene Referenzstrom- und -spannungsquellen im Schaltkreis integriert. Die gefertigte Schaltung wurde messtechnisch vollständig charakterisiert, und alle Ergebnisse sind wiedergegeben. Der gemessene Mischgewinn beträgt bis zu 40 dB bei einer Bandbreite von mehr als 15 GHz. Die Zweiseitenbandrauschzahl liegt bei moderaten 7,5 dB. Die gemessene Phasen- und Amplitudenabweichung sind geringer als 5° und geringer als 0,15 dB. Die Gesamtschaltung nimmt 360 mW Leistung aus einer 2,2-V-Spannungsquelle auf. Insbesondere die Bandbreite des Empfängerschaltkreises stellt eine Verbesserung des aktuellen Standes der Technik dar. / The present work studies the development of a monolithic 60 GHz receiver IC in a modern 190 GHz-fT silicon-germanium semiconductor technology. The design is based on three fundamental principles, which are of great importance for MMIC receiver design: noise optimisation, bandwidth enhancement and output power considerations. Those principles are discussed in detail, and typical circuit examples are comprehensively analysed. Specifically, a method is presented that allows the prediction of output power for the frequently-used cascode stage. This method is an extension of Cripps’ load line theory. Furthermore, modelling approaches for transmission lines and their suitability for various types of simulations are discussed. The main part focuses on the design process of the receiver IC, which consists of a broadband low noise amplifier with variable gain, a power divider, a zero-IF quadrature mixer, a baseband amplifier, an LO driver amplifier and a 90°-phase shifter. Additionally, several reference current and voltage sources are implemented in the IC. The manufactured circuit is characterised in detail, and all measurement results are presented. Over a bandwidth of more than 15 GHz, the measured conversion gain is up to 40 dB with a moderate double sideband noise figure of 7.5 dB. An I/Q imbalance measurement reveals a phase accuracy of better than 5° and an amplitude error of less than 0.15 dB. The total power consumption is 360 mW from a 2.2 V-source. Particularly in terms of bandwidth, the circuit performance exceeds the current state of the art.

Zugl.: München, Techn. Univ., Diss., 2009

Zugl.: Ulm, Univ., Diss., 2007

Stuttgart, Univ., Diss., 2007.

Zugl.: Dresden, Techn. Univ., Diss., 2009

Zugl.: Berlin, Techn. Univ., Diss., 2009

Zugl.: München, Techn. Univ., Diss., 2009

In dieser Arbeit wird eine genaue Zeitsynchronisation über kupferbasierte Ethernetsysteme sowie der Entwurf von Schaltungen für die Bitübertragungsschicht (Physical Layer, PHY) in solchen Ethernetsystemen untersucht. Dabei wird der Entwurf eines integrierten Schaltkreises für den Standard 100Base-TX vorgestellt. Dieser PHY-Chip ermöglicht die Datenübertragung mit einer Datenrate von 100 MBit/s über verdrillte Kupferkabel und stellt darüber hinaus eine genaue Uhr bereit, welche zwischen den verbundenen Netzknoten synchronisiert werden kann. Dieser Schaltkreis ist insbesondere für Industrieanwendungen gedacht, bei denen verschiedene Prozesse zeitlich synchronisiert werden müssen. Prinzipiell ist der PHY-Chip jedoch universell für verschiedenste Anwendungen zur Zeitsynchronisation einsetzbar. Um die Genauigkeit der Zeitsynchronisation gegenüber herkömmlichen Ansätzen zu steigern, werden verschiedene Techniken untersucht und in dem entworfenen Schaltkreis eingesetzt. So wird die Phase der Taktsignale in feinen Schritten eingestellt und auch gemessen, sodass die Auflösung der Zeitstempel erheblich verbessert wird. Zu diesem Zweck wird ein sogenannter Digital-To-Phase Converter (DPC) eingesetzt, der 256 verschiedene Taktphasen des 125 MHz Systemtaktes bereitstellt. Für die eigentliche Zeitsynchronisation wird ein Proportional-Integral-Regler verwendet. Basierend auf einer theoretischen Rauschanalyse wird eine Methode vorgestellt, mit der die Parameter dieses Reglers so dimensioniert werden können, dass der Zeitfehler im eingeschwungenen Zustand möglichst klein wird. Darüber hinaus werden weitere Störeinflüsse analysiert und es werden geeignete Maßnahmen entwickelt, um diese zu kompensieren. So wird eine adaptive Kompensation eines Eintonstörers sowie eine Kalibrierung zur automatischen Kompensation von Asymmetrien im Kabel vorgestellt. All diese Punkte helfen, eine hervorragende Genauigkeit der Zeitsynchronisation zu ermöglichen, was durch umfangreiche Messungen verifiziert wird. Insgesamt weist der gemessene Zeitfehler in einem Punkt-zu-Punkt-Szenario eine Standardabweichung von 64 ps und einen Mittelwert unterhalb von 100 ps auf. Dies stellt eine erhebliche Verbesserung gegenüber konventionellen Lösungen zur Zeitsynchronisation über kupferbasiertes Ethernet dar, mit denen Genauigkeiten im Nanosekundenbereich erreicht werden. Als zweites Ziel dieser Arbeit wird der PHY-Chip für eine möglichst niedrige Leistungsaufnahme optimiert. Um dies zu erreichen, werden insbesondere der Leitungstreiber im Sender und der Equalizer im Empfänger systematisch optimiert. So werden zwei verschiedene Topologien von Leitungstreibern untersucht und verglichen. Beide weisen eine Leistungsaufnahme von etwa 24 mW auf. Im Vergleich zum Stand der Technik sind dies die beiden niedrigsten Werte für Leitungstreiber für den Standard 100Base-TX. Der gesamte PHY-Chip, der in einer 180 nm Technologie implementiert wurde, weist durch die zahlreichen Optimierungen eine geringe Leistungsaufnahme von maximal 69 mW auf, was ebenfalls einen Rekordwert im Vergleich mit dem Stand der Technik darstellt (80 mW). Die einzelnen Schaltungen wurden sowohl simulativ als auch mit ausführlichen Messungen verifiziert. Für den gesamten Link wird eine Bitfehlerrate besser als 10⁻¹² bei verschiedenen Kabeln bis zu 120 m Länge erreicht.:Abbildungsverzeichnis Tabellenverzeichnis Abkürzungen Symbole 1 Einleitung 1.1 Zeit und Zeitsynchronisation 1.2 Ziele dieser Arbeit 1.3 Gliederung 2 Grundlagen 2.1 100Base-TX Ethernet-Standard 2.1.1 Schnittstelle zur MAC-Schicht 2.1.2 4B5B-Kodierung 2.1.3 Scrambler und Descrambler 2.1.4 MLT-3-Kodierung 2.1.5 Bitfehlerrate und Signal-Rausch-Verhältnis 2.2 Kanalmodellierung 2.2.1 Dämpfung 2.2.2 Baseline-Wander 2.3 Zeitsynchronisierung 2.3.1 Bestimmung der Zeitdifferenz 2.3.2 Vergrößerung der Synchronisationsgenauigkeit 3 Schaltungsentwurf und Charakterisierung 3.1 Energieeffiziente Leitungstreiber 3.1.1 Vergleich von Leitungstreibern mit passiver Anpassung 3.1.2 Spannungstreiber 3.1.3 Leitungstreiber mit aktiver Anpassung 3.1.4 Vergleich der Leitungstreiber und Fazit 3.2 Takterzeugung 3.2.1 Ringoszillator 3.2.2 Phasenregelschleife 3.2.3 Phaseninterpolator 3.2.4 Messung 3.2.5 Verbesserter 10 Bit DPC 3.3 Takt- und Datenrückgewinnung 3.3.1 Phasendetektor 3.3.2 Modellierung des DPC 3.3.3 Dimensionierung des Schleifenfilters 3.3.4 Implementierung 3.4 Adaptiver Equalizer 3.4.1 Kompensation der Kabeldämpfung 3.4.2 Implementierung des analogen Filters 3.4.3 Digitale Regelung der Equalizer-Parameter 3.4.4 Messung des Equalizers 3.5 Zeitsynchronisation 3.5.1 Uhr und Steuerung der Frequenz 3.5.2 Digitale Schaltungen zur Zeitstempelung 3.5.3 Implementierung der Zeitsynchronisation 3.5.4 Adaptive Unterdrückung eines Eintonstörers 3.5.5 Automatische Kalibrierung von Asymmetrien 3.5.6 Vergleich mit dem Stand der Technik 3.6 Gesamter PHY-Schaltkreis 3.6.1 Leistungsaufnahme 3.6.2 Vergleich mit dem Stand der Technik 4 Zusammenfassung und Ausblick Literaturverzeichnis Eigene Veröffentlichungen / This work investigates accurate time synchronization over copper-based Ethernet systems as well as the design of circuits for the physical layer (PHY) in such Ethernet systems. The design of an integrated circuit (IC) for the 100Base-TX standard is presented. This PHY-IC enables data transmission at a data rate of 100 MBit/s over twisted pair copper cables and, additionally, provides an accurate clock which can be synchronized between connected network nodes. This circuit is designed for industrial applications where various processes need to be synchronized in time. In principle, however, the PHY-IC can be used universally for various time synchronization applications. In order to increase the accuracy of the time synchronization compared to conventional approaches, various techniques are investigated and used in the designed circuit. For example, the phase of the clock signals is adjusted and measured in fine steps, such that the resolution of the timestamps is improved by a large amount. For this purpose, a digital-to-phase converter (DPC) is used, which provides 256 different clock phases of the 125 MHz system clock. A proportional integral controller is used for the actual time synchronization application. Based on a theoretical noise analysis, a method is presented to dimension the parameters of this controller to minimize the timing error in the steady state. Furthermore, other disturbing influences are analyzed and suitable measures are developed to compensate them. Thus, an adaptive compensation of a single-tone interferer is presented as well as a calibration to automatically compensate for asymmetries in the cable. All these points help to provide excellent accuracy of the time synchronization, which is verified by extensive measurements. Overall, the measured time error in a point-to-point scenario has a standard deviation of 64 ps and a mean value below 100 ps. This represents a significant improvement over conventional solutions for time synchronization over copper-based Ethernet, which achieve accuracies in the nanosecond range. As a second goal of this work, the PHY-IC is optimized for lowest power consumption. In particular, the line driver in the transmitter and the equalizer in the receiver are systematically optimized to achieve this. Thus, two different topologies of line drivers are investigated and compared. Both have a power consumption of about 24 mW. These represent the two lowest values for line drivers for the 100Base-TX standard compared to the state of the art. The entire PHY-IC is implemented in a 180 nm technology and shows a power consumption below 69 mW due to the numerous optimizations. This also represents a record value compared to the state of the art (80 mW). The individual circuits were verified with simulations and with detailed measurements. For the entire link, a bit error rate better than 10⁻¹² is achieved for various cables up to 120 m length.:Abbildungsverzeichnis Tabellenverzeichnis Abkürzungen Symbole 1 Einleitung 1.1 Zeit und Zeitsynchronisation 1.2 Ziele dieser Arbeit 1.3 Gliederung 2 Grundlagen 2.1 100Base-TX Ethernet-Standard 2.1.1 Schnittstelle zur MAC-Schicht 2.1.2 4B5B-Kodierung 2.1.3 Scrambler und Descrambler 2.1.4 MLT-3-Kodierung 2.1.5 Bitfehlerrate und Signal-Rausch-Verhältnis 2.2 Kanalmodellierung 2.2.1 Dämpfung 2.2.2 Baseline-Wander 2.3 Zeitsynchronisierung 2.3.1 Bestimmung der Zeitdifferenz 2.3.2 Vergrößerung der Synchronisationsgenauigkeit 3 Schaltungsentwurf und Charakterisierung 3.1 Energieeffiziente Leitungstreiber 3.1.1 Vergleich von Leitungstreibern mit passiver Anpassung 3.1.2 Spannungstreiber 3.1.3 Leitungstreiber mit aktiver Anpassung 3.1.4 Vergleich der Leitungstreiber und Fazit 3.2 Takterzeugung 3.2.1 Ringoszillator 3.2.2 Phasenregelschleife 3.2.3 Phaseninterpolator 3.2.4 Messung 3.2.5 Verbesserter 10 Bit DPC 3.3 Takt- und Datenrückgewinnung 3.3.1 Phasendetektor 3.3.2 Modellierung des DPC 3.3.3 Dimensionierung des Schleifenfilters 3.3.4 Implementierung 3.4 Adaptiver Equalizer 3.4.1 Kompensation der Kabeldämpfung 3.4.2 Implementierung des analogen Filters 3.4.3 Digitale Regelung der Equalizer-Parameter 3.4.4 Messung des Equalizers 3.5 Zeitsynchronisation 3.5.1 Uhr und Steuerung der Frequenz 3.5.2 Digitale Schaltungen zur Zeitstempelung 3.5.3 Implementierung der Zeitsynchronisation 3.5.4 Adaptive Unterdrückung eines Eintonstörers 3.5.5 Automatische Kalibrierung von Asymmetrien 3.5.6 Vergleich mit dem Stand der Technik 3.6 Gesamter PHY-Schaltkreis 3.6.1 Leistungsaufnahme 3.6.2 Vergleich mit dem Stand der Technik 4 Zusammenfassung und Ausblick Literaturverzeichnis Eigene Veröffentlichungen

Since its inception as the Tungsten Workshop in 1984, AMC has served as the leading conference for the interconnect and contact metallization communities, and has remained at the leading edge of the development of tungsten, aluminum, and copper/low-K interconnects. As the semiconductor industry evolves, exciting new challenges in metallization are emerging, particularly in the areas of contacts to advanced devices, local interconnect solutions for highly-scaled devices, advanced memory device metallization, and 3D/packaging technology. While the conference content has evolved, the unique workshop environment of AMC fosters open discussion to create opportunities for cross-pollination between academia and industry. Submissions are covering materials, process, integration and reliability challenges spanning a wide range of topics in metallization for interconnect/contact applications, especially in the areas of: - Contacts to advanced devices (FinFET, Nanowire, III/V, and 2D materials) - Highly-scaled local and global interconnects - Beyond Cu interconnect - Novel metallization schemes and advanced dielectrics - Interconnect and device reliability - Advanced memory (NAND/DRAM, 3D NAND, STT and RRAM) - 3D and packaging (monolithic 3D, TSV, EMI) - Novel and emerging interconnects Executive Committee: Sang Hoon Ahn (Samsung Electronics Co., Ltd.) Paul R. Besser (Lam Research) Robert S. Blewer (Blewer Scientific Consultants, LLC) Daniel Edelstein (IBM) John Ekerdt (The University of Texas at Austin) Greg Herdt (Micron) Chris Hobbs (Sematech) Francesca Iacopi (Griffith University) Chia-Hong Jan (Intel Corporation) Rajiv Joshi (IBM) Heinrich Koerner (Infineon Technologies) Mehul Naik (Applied Materials Inc.) Fabrice Nemouchi (CEA LETI MINATEC) Takayuki Ohba (Tokyo Institute of Technology) Noel Russell (TEL Technology Center, America) Stefan E. Schulz (Chemnitz University of Technology) Yosi Shacham-Diamand (Tel-Aviv University) Roey Shaviv (Applied Materials Inc.) Zsolt Tokei (IMEC)