Thermische Ausheilprozesse werden bei der Transistorformation im Wesentlichen eingesetzt, um die durch die Ionenimplantation entstandenen Kristallschäden auszuheilen und die eingebrachten Dotanden zu aktivieren. Besonders kritisch sind dabei die finalen Aktivierungsprozesse, bei denen die Source/Drain-Gebiete der Transistoren gebildet werden. Im Zuge der kontinuierlichen Skalierung der CMOSFET-Technologie ist es außerdem erforderlich, möglichst flache, abrupte Dotierungsprofile mit maximaler elektrischer Aktivierung zu erhalten, um die bei diesen Bauelementeabmessungen immer stärker auftretenden Kurzkanaleffekte zu unterdrücken und gleichzeitig eine höhere Leistungsfähigkeit der Transistoren zu gewährleisten. Zur maximalen Aktivierung bei minimaler Diffusion der eingebrachten Dotanden müssen dazu während der finalen Ausheilung extrem kurze Ausheilzeiten bei sehr hohen Temperaturen bewerkstelligt werden. Mit dem derzeitig angewandten Ausheilverfahren, der schnellen thermischen Ausheilung (RTA), bei der die minimale Ausheilzeit im Bereich von 1 s liegt, sind diese Vorgaben nicht mehr realisierbar. Nur durch den Einsatz von neuartigen thermischen Ausheilprozessen mit Ausheilzeiten im Millisekundenbereich können diese Forderungen erreicht werden. Das Thema der vorliegenden Arbeit ist die wissenschaftliche Untersuchung der neuartigen Ausheilprozesse und die experimentelle Realisierung von Integrationsmöglichkeiten in die planare Hochleistungs-SOI-CMOSFET-Technologie. Dazu wird zunächst die Notwendigkeit der Einführung der neuartigen Ausheilprozesse erläutert. Anschließend wird basierend auf experimentellen Untersuchungen der Einfluss der Kurzzeitausheilung auf die Diffusion und Aktivierung der Dotierstoffe für eine p- und n-Dotierung analysiert. Des Weiteren werden zwei unterschiedliche Technologien der Kurzzeitausheilung, die Blitzlampen- und Laser-Ausheilung, und deren Einfluss auf das Transistorverhalten sowohl auf Wafer- als auch auf Mikroprozessorebene untersucht. Der Schwerpunkt der vorliegenden Arbeit liegt auf der experimentellen Untersuchung zur Integration der Kurzzeitausheilung in den Herstellungsprozess von Hochleistungs-SOI-CMOSFETs. Zwei verschiedene Ansätze werden dabei näher betrachtet. Zum Einen wird der Einfluss der Kurzzeitausheilung als zusätzlicher Ausheilschritt im Anschluss an die herkömmliche RTA und zum Anderen als alleiniger Ausheilschritt ohne RTA untersucht. Die Ergebnisse der durchgeführten Experimente zeigen, dass durch die zusätzliche Kurzzeitausheilung nach Ansatz 1 ohne eine Veränderung des Herstellungsprozesses ein verbessertes Transistorverhalten erreicht werden kann. Demgegenüber ist die Integration der Kurzzeitausheilung nach Ansatz 2 nur durch eine Anpassung der Transistorarchitektur und eine Optimierung der Implantationsparameter für die Halo-, Source/Drain-Erweiterungs- und Source/Drain-Gebiete möglich. Ein Hauptaugenmerk bei der Herstellung diffusionsarmer p-MOSFETs nach Ansatz 2 liegt in der Implementierung von Si1-xGex-Source/Drain-Gebieten, um die Erhöhung der Leistungsfähigkeit durch diese Verspannungsquelle auch bei diesen Transistortypen zu gewährleisten. Die dazu durchgeführten experimentellen Untersuchungen zeigen, dass bei diffusionsarmen p-MOSFETs mit Si1-xGex in den Source/Drain-Gebieten des Transistors, die Wahl der richtigen Implantationsspezies von entscheidender Bedeutung ist. Abschließend erfolgt eine Gegenüberstellung der Ergebnisse von optimierten, diffusionsarmen n- und p-MOSFETs mit Transistoren der 45 nm-Technologie. Letztere basieren auf einem Prozess mit einer kombinierten Ausheilung von RTA und Kurzzeitausheilung. Dabei wird gezeigt, dass im Gegensatz zur herkömmlichen RTA-Ausheilung eine weitere Miniaturisierung der planaren Transistorstruktur mit Hilfe der Kurzzeitausheilung möglich ist.

Within the framework of this thesis, the influence of non equilibrium post growth thermal treatments of ion implanted and epitaxially grown Ge1-xSnx and Si1-x-yGeySnx layers for nano and optoelectronic devices has been investigated. The main focus has been placed on the study and development of thermal treatment conditions to improve the as grown layer quality and the fabrication of Ge1-xSnx and Si1-x-yGeySnx on SOI JNTs. In addition, through layer characterization, exhaustive analysis has provided deep insight into key material properties and the alloy´s response to the thermal treatment. For instance, (i) the conversion of as grown in plane compressive strained Ge1-xSnx into in-plane tensile strained Ge1-xSnx after PLA that is required for high mobility n-type transistors and (ii) the evolution of monovacancies to larger vacancy clusters due to post growth thermal treatments. Moreover, the adaption of CMOS compatible fabrication approaches to the novel Ge1-xSnx and Si1-x-yGeySnx alloys allowed the successful fabrication of first lateral n-type JNTs on SOI with remarkable Ion/Ioff ratios of up to 10^8 to benchmark the alloy performance.:I. Table of contents II. Abstract III. Kurzfassung (Abstract in German) IV. List of Abbreviations V. List of Symbols VI. List of Figures VII. List of Tables 1 Introduction 2 Fabrication and properties of Ge1 xSnx and Si1 x yGeySnx alloys 2.1 Alloy formation 2.2 Strain and defects 2.3 Electrical and optical properties 2.3.1 Band structure of strain relaxed alloys 2.3.2 Band structure of strained alloys 2.3.3 Doping influenced properties 2.3.4 Electrical properties 2.4 Thermal treatments 2.4.1 Rapid thermal annealing 2.4.2 Flash lamp annealing 2.4.3 Pulsed laser annealing 2.5 Summary 3 Experimental setups 3.1 Molecular beam epitaxy (MBE) 3.2 Ion beam implantation 3.3 Pulsed laser annealing (PLA) 3.4 Flash lamp annealing (FLA) 3.5 Micro Raman spectroscopy 3.6 Rutherford backscattering spectrometry (RBS) 3.7 X ray diffraction (XRD) 3.8 Secondary ion mass spectrometry (SIMS) 3.9 Hall effect measurement 3.10 Transmission electron microscopy (TEM) 3.11 Positron annihilation spectroscopy (PAS) 3.12 Cleanroom 4 Post growth thermal treatments of Ge1-xSnx alloys 4.1 Post growth pulsed laser annealing 4.1.1 Material fabrication and PLA annealing 4.1.2 Microstructural investigation 4.1.3 Strain relaxation and optical properties 4.1.4 Electrical properties and defect analysis 4.1.5 Strain relaxed Ge1-xSnx as virtual substrates 4.1.6 Conclusion 4.2 Post growth flash lamp annealing 4.2.1 Material fabrication and r FLA annealing 4.2.2 Alloy composition and strain analysis 4.2.3 Defect investigation 4.2.4 Dopant distribution and activation 4.2.5 Conclusion 5 Fabrication of Ge1-xSnx and Si1-x-yGeySnx alloys on SOI 5.1 Alloy fabrication with ion beam implantation and FLA 5.1.1 Si1-x-yGeySnx formation via implantation and FLA 5.1.2 Si1-x-yGeySnx on SOI fabrication via implantation and FLA 5.1.3 Recrystallization of Si1-x-yGeySnx on SOI by FLA 5.1.4 P and Ga doping of Si1 x yGeySnxOI via implantation and FLA 5.1.5 Conclusion 5.2 MBE and post growth thermal treatments of Ge1-xSnx and Si1-x-yGeySnx on SOI 5.2.1 MBE growth of Ge0.94Sn0.06 and Si0.14Ge0.80Sn0.06 on SOI 5.2.2 Microstructure of as grown Ge0.94Sn0.06 and Si0.14Ge0.80Sn0.06 5.2.3 Microstructure after post growth thermal treatments 5.2.4 Dopant concentration and distribution 5.2.5 Conclusion 6 Ge1-xSnx and Si1-x-yGeySnx on SOI junctionless transistors 6.1 Operation principle of n type JLFETs 6.2 Fabrication of n-type JNTs 6.3 Electrical characterization 6.3.1 JNT performance evolution during processing 6.3.2 JNT performance in dependence on post growth PLA 6.3.3 Gate configuration of Ge1-xSnx JNTs 6.3.4 Influence of post fabrication FLA on Ge1-xSnx JNTs 6.4 Conclusion 7 Conclusion and future prospects References 8 Appendix 8.1 Sample list and fabrication details for Chapter 4 8.2 Extended RBS information 8.3 Extended TEM analysis for section 4.1.2 8.4 Strain calculation based on (224) RSM 8.5 Strain calculation by µ Raman 8.6 Analysis of Hall effect measurements 8.7 VEPFit and ATSUP simulations 8.8 Strain relaxation of Ge0.89Sn0.11 for section 4.1.5 8.9 COMSOL simulation of FLA temperature 8.10 ECV measurement setup 8.11 Datasheet of the SOI wafers 8.12 Sample list of Chapter 5 8.13 Calculation of the ion beam implantation parameter by SRIM 8.14 RBS simulation results for section 5.1 8.15 GI XRD and (224) XRD RSM results for section 5.1 8.16 SIMS limitations for section 5.1.4 8.17 RBS of Ge1-xSnx on SOI for section 5.2.3 8.18 Fit procedure for SOI RSM peak positions 8.19 Supporting µ Raman results for section 5.2.3 8.20 Process details for n-JNT fabrication 8.21 Flat band voltage VFB and on current Ion of JNTs 8.22 Ioff, Imax, Ion/Ioff and Imax/Ioff ratio of JNTs 8.23 Subthreshold swing SS calculation of JNTs 8.24 Threshold voltage Vth of JNTs 187 8.25 Gate configuration of Si1-x-yGeySnx JNTs 8.26 n-type transistors compared in Chapter 7 8.27 Annealing setup description

Durant ces dernières années, l’apparition de nouvelles architectures (FDSOI, FinFETs ou NW-FETs) et l’utilisation de nouveaux matériaux (notamment SiGe) ont permis de repousser les limites des performances des dispositifs MOS et de contourner l’effet canal court inhérent à la miniaturisation des composants. Cependant, pour toutes ces nouvelles architectures, la résistance de contact se dégrade au fil des nœuds technologiques. Celle-ci dépend fortement de deux paramètres physiques : la concentration de dopants actifs proches de la surface du semi-conducteur et de la hauteur de barrière Schottky du contact siliciuré. De multiples procédés avancés ont été proposé pour améliorer ces deux paramètres physiques (pré-amorphisation, recuit laser, ségrégation de dopants, etc…). Afin d’optimiser les conditions expérimentales de ces nouvelles techniques de fabrication, il est primordial de pouvoir caractériser avec fiabilité leur impact sur les deux grandeurs physiques citées. Dans le cadre de cette thèse, deux thématiques dédiées à l’étude de chacun des paramètres sont abordées, explicitant les méthodes de caractérisation développées ainsi que des exemples concrets d’applications. La première partie concerne l’étude de la concentration de dopants actifs proches de la surface du semi-conducteur. Dans cet axe, nous avons mis en place une méthode d’Effet Hall Différentiel (DHE). Cette technique combine gravures successives et mesures par effet Hall conventionnel afin d’obtenir le profil de concentration de dopants actifs en fonction de la profondeur. Nous avons développé et validé une méthode de gravure chimique et de mesure électrique pour des couches ultra-minces de SiGe et de Si dopées. Les profils de concentration générés ont une résolution en profondeur inférieure à 1 nm et ont permis d’étudier de façon approfondie dans les premiers nanomètres proches de la surface de couches fabriquées grâce à des techniques d’implantation et de recuit avancées comme par exemple, la croissance en phase solide activée par recuit laser. La deuxième partie porte sur la mesure de hauteurs de barrière Schottky pour des contacts siliciurés. Durant cette étude, nous avons transféré une technique se basant sur des diodes en tête bêche pour caractériser l’impact de la ségrégation de différentes espèces à l’interface siliciure/semi-conducteur sur la hauteur de barrière Schottky d’un contact en siliciure de platine. Cette méthode de mesure associée à des simulations physiques a permis d’une part, d’extrairer avec fiabilité des hauteurs de barrières avec une précision de 10meV et d’autre part, d’effectuer une sélection des meilleures conditions de ségrégation de dopants pour la réduction de la hauteur de barrière Schottky. Pour conclure, ce projet a rendu possible le développement de méthodes de caractérisation pour l’étude de matériaux utilisés en nanoélectronique. De plus, nous avons pu apporter des éclaircissements concernant l’impact de techniques d’implantation ionique alternatives sur des couches de Si et SiGe ultrafines, et ce, dans le but de réduire la résistance de contact entre siliciure et semi-conducteur dans le module source-drain de transistors ultimes. / During the past few decades, the emergence of new architectures (FDSOI, FinFETs or NW-FETs) and the use of new materials (like silicon/germanium alloys) allowed to go further in MOS devices scaling by solving short channel effect issues. However, new architectures suffer from contact resistance degradation with size reduction. This resistance strongly depends on two parameters: the active dopant concentration close to the semi-conductor surface and the Schottky barrier height of the silicide contact. Many solutions have been proposed to improve both of these physical parameters: pre-amorphisation, laser annealing, dopant segregation and others. In order to optimize the experimental conditions of these fabrication techniques, it is mandatory to measure precisely and reliably their impact on cited parameters.Within the scope of this thesis, two parts are dedicated to each lever of the contact resistance, each time precising the developed characterization method and concrete application studies. The first part concerns the study of the active dopant concentration close to the semi-conductor surface. In this axis, we developed a Differential Hall Effet method (DHE) which can provide accurate depth profiles of active dopant concentration combining successive etching processes and conventional Hall Effect measurements. To do so, we validated layer chemical etching and precise electrical characterization method for doped Si and SiGe. Obtained generated profiles have a sub-1nm resolution and allowed to scan the first few nanometers of layers fabricated by advanced ion implantation and annealing techniques, like solid-phase epitaxy regrowth activated by laser annealing. In the second part, we focused on the measurement of Schottky barrier height of platinum silicide contact. We transferred a characterization method based on back-to-back diodes structure to measure platinum silicide contacts with different dopant segregation conditions. The electrical measurements were then fitted with physical models to extract Schottky barrier height with a precision of about 10meV. This combination between measurements and simulations allowed to point out the best ion implantation and annealing conditions for Schottky barrier height reduction.To conclude, thanks to this project, we developed highly sensitive characterization methods for nanoelectronics application. Moreover, we brought several clarifications on the impact of alternative ion implantation and annealing processes on Si and SiGe ultra-thin layers in the perspective of contact resistance reduction in FDSOI source-drain module.