Titre de l'écran-titre (visionné le 13 décembre 2023) / Ce mémoire présente le développement d'un système sur puce basé sur un processeur RISC-V dans le but de proposer une solution technologique pouvant être utilisée pour un instrument biomédical mesurant la concentration de neurotransmetteurs par l'utilisation d'une caméra. La solution présentée inclue les interfaces nécessaires au contrôle de cet instrument soit des sorties digitales pour le contrôle de pompes microfluidique et du capteur optique, une interface I2C et SPI pour interfacer la caméra, puis une interface UART pour envoyer le résultat à un système externe. Le système a été testé en simulation pour valider le fonctionnement de l'intégration puis a été implanté sur deux FPGAs, soit le Cyclone IV et le ZCU102. L'implémentation finale du prototype a été faite sur une technologie TSMC CMOS 180 nm. Le système peut fonctionner jusqu'à une fréquence de 37.5 MHz. Cependant, pour la fréquence de fonctionnement cible de 10 MHz, la consommation est de 162 mW. La performance du processeur RISC-V du système mesurée par CoreMark est de 0.58 CM/MHz. Le système d'exploitation Linux, ainsi que le code embarqué de gestion de la caméra, ont été testés sur la puce électronique fabriquée pour confirmer l'utilisabilité du système pour application prévue. Pour faciliter la programmation du système, un outil de programmation automatique a été développé. / This project presents the development of a system on a chip based on a RISC-V processor. In order to provide a technological solution that can be used for a biomedical instrument measuring the concentration of neurotransmitters with a spectrophotometer. The solution presented here includes the required interfaces for controlling this instruments such as digital outputs to control microfluidic pumps and optical sensor. Next the communication interfaces I2C and SPI are included to interface with the camera and a UART interface is used to transfer the results with an external system. The system has been simulated to validate functionality of the integration and was then implemented on two FPGAS (Cyclone IV and ZCU102). The final implementation of the prototype was achieved on a TSMC CMOS 180 nm technology. The system can be clocked up to 37.5 MHz while the target frequency of 10 MHz resulted in a power consumption of 162 mW. The performance of the RISC-V processor measured by the CoreMark benchmark was 0.58 CM/MHz. The Linux operating system, as well as the firmware for camera management, were tested on the IC in order to confirmthe usability of the system for its target use. To facilitate the programming process, an automated programming tool was developped.

Les systèmes de gestion de l'énergie exigent des convertisseurs de puissance pour fournir une conversion de puissance adaptée à diverses utilisations. Il existe différents types de convertisseurs de puissance, tel que les amplificateurs de puissance de classe D, les demi-ponts, les ponts complets, les amplificateurs de puissance de classe E, les convertisseurs buck et dernièrement les convertisseurs boost. Prenons par exemple les dispositifs implantables, lorsque l'énergie est prélevée de la source principale, des convertisseurs de puissance buck ou boost sont nécessaires pour traiter l'énergie de l'entrée et fournir une énergie propre et adaptée aux différentes parties du système. D'autre part, dans les stations de charge des voitures électriques, les nouveaux téléphones portables, les stimulateurs neuronaux, etc., l'énergie sans fil a été utilisée pour assurer une alimentation à distance, et des amplificateurs de puissance de classe E sont développés pour accomplir cette tâche. Les amplificateurs de puissance de classe D sont un excellent choix pour les casques d'écoute ou les haut-parleurs en raison de leur grande efficacité. Dans le cas des interfaces de capteurs, les demi-ponts et les ponts complets sont les interfaces appropriées entre les systèmes à faible et à forte puissance. Dans les applications automobiles, l'interface du capteur reçoit le signal du côté puissance réduite et le transmet à un réseau du côté puissance élevée. En outre, l'interface du capteur doit recevoir un signal du côté haute puissance et le convertir vers la côté basse puissance. Tous les systèmes mentionnés ci-dessus nécessitent l'inclusion d'un pilote de porte spécifique dans les circuits, selon les applications. Les commandes de porte comprennent généralement un décalage du niveau de commande niveau supérieur, le levier de changement de niveau inférieur, une chaîne de tampon, un circuit de verrouillage sous tension, un circuit de temps mort, des portes logiques, un inverseur de Schmitt et un mécanisme de démarrage. Ces circuits sont nécessaires pour assurer le bon fonctionnement des systèmes de conversion de puissance. Un circuit d'attaque de porte reconfigurable prendrait en charge une vaste gamme de convertisseurs de puissance ayant une tension d'entrée V[indice IN] et un courant de sortie I[indice Load] variables. L'objectif de ce projet est d'étudier intensivement les causes de différentes pertes dans les convertisseurs de puissance et de proposer ensuite de nouveaux circuits et méthodologies dans les différents circuits des conducteurs de porte pour atteindre une conversion de puissance avec une haute efficacité et densité de puissance. Nous proposons dans cette thèse de nouveaux circuits de gestion des temps mort, un Shapeshifter de niveau plus élevé et un Shapeshifter de niveau inférieur avec de nouvelles topologies qui ont été pleinement caractérisées expérimentalement. De plus, l'équation mathématique du temps mort optimal pour les faces haute et basse d'un convertisseur buck est dérivée et expérimentalement prouvée. Les circuits intégrés personnalisés et les méthodologies proposées sont validés avec différents convertisseurs de puissance, tels que les convertisseurs semi-pont et en boucle ouverte, en utilisant des composants standard pour démontrer leur supériorité sur les solutions traditionnelles. Les principales contributions de cette recherche ont été présentées à sept conférences prestigieuses, trois articles évalués par des pairs, qui ont été publiés ou présentés, et une divulgation d'invention. Une contribution importante de ce travail recherche est la proposition d'un nouveau générateur actif CMOS intégré dédié de signaux sans chevauchement. Ce générateur a été fabriqué à l'aide de la technologie AMS de 0.35µm et consomme 16.8mW à partir d'une tension d'alimentation de 3.3V pour commander de manière appropriée les côtés bas et haut d'un demi-pont afin d'éliminer la propagation. La puce fabriquée est validée de façon expérimentale avec un demi-pont, qui a été mis en œuvre avec des composants disponibles sur le marché et qui contrôle une charge R-L. Les résultats des mesures montrent une réduction de 40% de la perte totale d'un demi-pont de 45V d'entrée à 1MHz par rapport au fonctionnement du demi-pont sans notre circuit intégré dédié. Le circuit principal du circuit d'attaque de grille côté haut est le décaleur de niveau, qui fournit un signal de grande amplitude pour le commutateur de puissance côté haut. Une nouvelle structure de décalage de niveau avec un délai de propagation minimal doit être présentée. Nous proposons une nouvelle topologie de décalage de niveau pour le côté haut des drivers de porte afin de produire des convertisseurs de puissance efficaces. Le SL présente des délais de propagation mesurés de 7.6ns. Les résultats mesurés montrent le fonctionnement du circuit présenté sur la plage de fréquence de 1MHz à 130MHz. Le circuit fabriqué consomme 31.5pW de puissance statique et 3.4pJ d'énergie par transition à 1kHz, V[indice DDL] = 0.8V , V[indice DDH] = 3.0V, et une charge capacitive C[indice L] = 0.1pF. La consommation énergétique totale mesurée par rapport à la charge capacitive de 0.1 à 100nF est indiquée. Un autre nouveau décalage vers le bas est proposé pour être utilisé sur le côté bas des pilotes de portes. Ce circuit est également nécessaire dans la partie Rₓ du réseau de bus de données pour recevoir le signal haute tension du réseau et délivrer un signal de faible amplitude à la partie basse tension. L'une des principales contributions de ces travaux est la proposition d'un modèle de référence pour l'abaissement de niveau à puissance unique reconfigurable. Le circuit proposé pilote avec succès une gamme de charges capacitives allant de 10fF à 350pF. Le circuit présenté consomme des puissances statiques et dynamiques de 62.37pW et 108.9µW, respectivement, à partir d'une alimentation de 3.3V lorsqu'il fonctionne à 1MHz et pilote une charge capacitive de 10pF. Les résultats de la simulation post-layout montrent que les délais de propagation de chute et de montée dans les trois configurations sont respectivement de l'ordre de 0.54 à 26.5ns et de 11.2 à 117.2ns. La puce occupe une surface de 80µm × 100µm. En effet, les temps morts des côtés hauts et bas varient en raison de la différence de fonctionnement des commutateurs de puissance côté haut et côté bas, qui sont respectivement en commutation dure et douce. Par conséquent, un générateur de temps mort reconfigurable asymétrique doit être ajouté aux pilotes de portes traditionnelles pour obtenir une conversion efficace. Notamment, le temps mort asymétrique optimal pour les côtés hauts et bas des convertisseurs de puissance à base de Gan doit être fourni par un circuit de commande de grille reconfigurable pour obtenir une conception efficace. Le temps mort optimal pour les convertisseurs de puissance dépend de la topologie. Une autre contribution importante de ce travail est la dérivation d'une équation précise du temps mort optimal pour un convertisseur buck. Le générateur de temps mort asymétrique reconfigurable fabriqué sur mesure est connecté à un convertisseur buck pour valider le fonctionnement du circuit proposé et l'équation dérivée. De plus le rendement d'un convertisseur buck typique avec T[indice DLH] minimum et T[indice DHL] optimal (basé sur l'équation dérivée) à I[indice Load] = 25mA est amélioré de 12% par rapport à un convertisseur avec un temps mort fixe de T[indice DLH] = T[indice DHL] = 12ns. / Power management systems require power converters to provide appropriate power conversion for various purposes. Class D power amplifiers, half and full bridges, class E power amplifiers, buck converters, and boost converters are different types of power converters. Power efficiency and density are two prominent specifications for designing a power converter. For example, in implantable devices, when power is harvested from the main source, buck or boost power converters are required to receive the power from the input and deliver clean power to different parts of the system. In charge stations of electric cars, new cell phones, neural stimulators, and so on, power is transmitted wirelessly, and Class E power amplifiers are developed to accomplish this task. In headphone or speaker driver applications, Class D power amplifiers are an excellent choice due to their great efficiency. In sensor interfaces, half and full bridges are the appropriate interfaces between the low- and high-power sides of systems. In automotive applications, the sensor interface receives the signal from the low-power side and transmits it to a network on the high-power side. In addition, the sensor interface must receive a signal from the high-power side and convert it down to the low-power side. All the above-summarized systems require a particular gate driver to be included in the circuits depending on the applications. The gate drivers generally consist of the level-up shifter, the level-down shifter, a buffer chain, an under-voltage lock-out circuit, a deadtime circuit, logic gates, the Schmitt trigger, and a bootstrap mechanism. These circuits are necessary to achieve the proper functionality of the power converter systems. A reconfigurable gate driver would support a wide range of power converters with variable input voltage V[subscript IN] and output current I[subscript Load]. The goal of this project is to intensively investigate the causes of different losses in power converters and then propose novel circuits and methodologies in the different circuits of gate drivers to achieve power conversion with high-power efficiency and density. We propose novel deadtime circuits, level-up shifter, and level-down shifter with new topologies that were fully characterized experimentally. Furthermore, the mathematical equation for optimum deadtimes for the high and low sides of a buck converter is derived and proven experimentally. The proposed custom integrated circuits and methodologies are validated with different power converters, such as half bridge and open loop buck converters, using off-the-shelf components to demonstrate their superiority over traditional solutions. The main contributions of this research have been presented in seven high prestigious conferences, three peer-reviewed articles, which have been published or submitted, and one invention disclosure. An important contribution of this research work is the proposal of a novel custom integrated CMOS active non-overlapping signal generator, which was fabricated using the 0.35−µm AMS technology and consumes 16.8mW from a 3.3−V supply voltage to appropriately drive the low and high sides of the half bridge to remove the shoot-through. The fabricated chip is validated experimentally with a half bridge, which was implemented with off-the-shelf components and driving a R-L load. Measurement results show a 40% reduction in the total loss of a 45 − V input 1 − MHz half bridge compared with the half bridge operation without our custom integrated circuit. The main circuit of high-side gate driver is the level-up shifter, which provides a signal with a large amplitude for the high-side power switch. A new level shifter structure with minimal propagation delay must be presented. We propose a novel level shifter topology for the high side of gate drivers to produce efficient power converters. The LS shows measured propagation delays of 7.6ns. The measured results demonstrate the operation of the presented circuit over the frequency range of 1MHz to 130MHz. The fabricated circuit consumes 31.5pW of static power and 3.4pJ of energy per transition at 1kHz, V[subscript DDL] = 0.8V , V[subscript DDH] = 3.0V , and capacitive load C[subscript L] = 0.1pF. The measured total power consumption versus the capacitive load from 0.1pF to 100nF is reported. Another new level-down shifter is proposed to be used on the low side of gate drivers. Another new level-down shifter is proposed to be used on the low side of gate drivers. This circuit is also required in the Rₓ part of the data bus network to receive the high-voltage signal from the network and deliver a signal with a low amplitude to the low-voltage part. An essential contribution of this work is the proposal of a single supply reconfigurable level-down shifter. The proposed circuit successfully drives a range of capacitive load from 10fF to 350pF. The presented circuit consumes static and dynamic powers of 62.37pW and 108.9µW, respectively, from a 3.3 − V supply when working at 1MHz and drives a 10pF capacitive load. The post-layout simulation results show that the fall and rise propagation delays in the three configurations are in the range of 0.54 − 26.5ns and 11.2 − 117.2ns, respectively. Its core occupies an area of 80µm × 100µm. Indeed, the deadtimes for the high and low sides vary due to the difference in the operation of the high- and low-side power switches, which are under hard and soft switching, respectively. Therefore, an asymmetric reconfigurable deadtime generator must be added to the traditional gate drivers to achieve efficient conversion. Notably, the optimal asymmetric deadtime for the high and low sides of GaN-based power converters must be provided by a reconfigurable gate driver to achieve efficient design. The optimum deadtime for power converters depends on the topology. Another important contribution of this work is the derivation of an accurate equation of optimum deadtime for a buck converter. The custom fabricated reconfigurable asymmetric deadtime generator is connected to a buck converter to validate the operation of the proposed circuit and the derived equation. The efficiency of a typical buck converter with minimum T[subscript DLH] and optimal T[subscript DHL] (based on the derived equation) at I[subscript Load] = 25mA is improved by 12% compared to a converter with a fixed deadtime of T[subscript DLH] = T[subscript DHL] = 12ns.

Les systèmes de gestion de l'énergie exigent des convertisseurs de puissance pour fournir une conversion de puissance adaptée à diverses utilisations. Il existe différents types de convertisseurs de puissance, tel que les amplificateurs de puissance de classe D, les demi-ponts, les ponts complets, les amplificateurs de puissance de classe E, les convertisseurs buck et dernièrement les convertisseurs boost. Prenons par exemple les dispositifs implantables, lorsque l'énergie est prélevée de la source principale, des convertisseurs de puissance buck ou boost sont nécessaires pour traiter l'énergie de l'entrée et fournir une énergie propre et adaptée aux différentes parties du système. D'autre part, dans les stations de charge des voitures électriques, les nouveaux téléphones portables, les stimulateurs neuronaux, etc., l'énergie sans fil a été utilisée pour assurer une alimentation à distance, et des amplificateurs de puissance de classe E sont développés pour accomplir cette tâche. Les amplificateurs de puissance de classe D sont un excellent choix pour les casques d'écoute ou les haut-parleurs en raison de leur grande efficacité. Dans le cas des interfaces de capteurs, les demi-ponts et les ponts complets sont les interfaces appropriées entre les systèmes à faible et à forte puissance. Dans les applications automobiles, l'interface du capteur reçoit le signal du côté puissance réduite et le transmet à un réseau du côté puissance élevée. En outre, l'interface du capteur doit recevoir un signal du côté haute puissance et le convertir vers la côté basse puissance. Tous les systèmes mentionnés ci-dessus nécessitent l'inclusion d'un pilote de porte spécifique dans les circuits, selon les applications. Les commandes de porte comprennent généralement un décalage du niveau de commande niveau supérieur, le levier de changement de niveau inférieur, une chaîne de tampon, un circuit de verrouillage sous tension, un circuit de temps mort, des portes logiques, un inverseur de Schmitt et un mécanisme de démarrage. Ces circuits sont nécessaires pour assurer le bon fonctionnement des systèmes de conversion de puissance. Un circuit d'attaque de porte reconfigurable prendrait en charge une vaste gamme de convertisseurs de puissance ayant une tension d'entrée V[indice IN] et un courant de sortie I[indice Load] variables. L'objectif de ce projet est d'étudier intensivement les causes de différentes pertes dans les convertisseurs de puissance et de proposer ensuite de nouveaux circuits et méthodologies dans les différents circuits des conducteurs de porte pour atteindre une conversion de puissance avec une haute efficacité et densité de puissance. Nous proposons dans cette thèse de nouveaux circuits de gestion des temps mort, un Shapeshifter de niveau plus élevé et un Shapeshifter de niveau inférieur avec de nouvelles topologies qui ont été pleinement caractérisées expérimentalement. De plus, l'équation mathématique du temps mort optimal pour les faces haute et basse d'un convertisseur buck est dérivée et expérimentalement prouvée. Les circuits intégrés personnalisés et les méthodologies proposées sont validés avec différents convertisseurs de puissance, tels que les convertisseurs semi-pont et en boucle ouverte, en utilisant des composants standard pour démontrer leur supériorité sur les solutions traditionnelles. Les principales contributions de cette recherche ont été présentées à sept conférences prestigieuses, trois articles évalués par des pairs, qui ont été publiés ou présentés, et une divulgation d'invention. Une contribution importante de ce travail recherche est la proposition d'un nouveau générateur actif CMOS intégré dédié de signaux sans chevauchement. Ce générateur a été fabriqué à l'aide de la technologie AMS de 0.35µm et consomme 16.8mW à partir d'une tension d'alimentation de 3.3V pour commander de manière appropriée les côtés bas et haut d'un demi-pont afin d'éliminer la propagation. La puce fabriquée est validée de façon expérimentale avec un demi-pont, qui a été mis en œuvre avec des composants disponibles sur le marché et qui contrôle une charge R-L. Les résultats des mesures montrent une réduction de 40% de la perte totale d'un demi-pont de 45V d'entrée à 1MHz par rapport au fonctionnement du demi-pont sans notre circuit intégré dédié. Le circuit principal du circuit d'attaque de grille côté haut est le décaleur de niveau, qui fournit un signal de grande amplitude pour le commutateur de puissance côté haut. Une nouvelle structure de décalage de niveau avec un délai de propagation minimal doit être présentée. Nous proposons une nouvelle topologie de décalage de niveau pour le côté haut des drivers de porte afin de produire des convertisseurs de puissance efficaces. Le SL présente des délais de propagation mesurés de 7.6ns. Les résultats mesurés montrent le fonctionnement du circuit présenté sur la plage de fréquence de 1MHz à 130MHz. Le circuit fabriqué consomme 31.5pW de puissance statique et 3.4pJ d'énergie par transition à 1kHz, V[indice DDL] = 0.8V , V[indice DDH] = 3.0V, et une charge capacitive C[indice L] = 0.1pF. La consommation énergétique totale mesurée par rapport à la charge capacitive de 0.1 à 100nF est indiquée. Un autre nouveau décalage vers le bas est proposé pour être utilisé sur le côté bas des pilotes de portes. Ce circuit est également nécessaire dans la partie Rₓ du réseau de bus de données pour recevoir le signal haute tension du réseau et délivrer un signal de faible amplitude à la partie basse tension. L'une des principales contributions de ces travaux est la proposition d'un modèle de référence pour l'abaissement de niveau à puissance unique reconfigurable. Le circuit proposé pilote avec succès une gamme de charges capacitives allant de 10fF à 350pF. Le circuit présenté consomme des puissances statiques et dynamiques de 62.37pW et 108.9µW, respectivement, à partir d'une alimentation de 3.3V lorsqu'il fonctionne à 1MHz et pilote une charge capacitive de 10pF. Les résultats de la simulation post-layout montrent que les délais de propagation de chute et de montée dans les trois configurations sont respectivement de l'ordre de 0.54 à 26.5ns et de 11.2 à 117.2ns. La puce occupe une surface de 80µm × 100µm. En effet, les temps morts des côtés hauts et bas varient en raison de la différence de fonctionnement des commutateurs de puissance côté haut et côté bas, qui sont respectivement en commutation dure et douce. Par conséquent, un générateur de temps mort reconfigurable asymétrique doit être ajouté aux pilotes de portes traditionnelles pour obtenir une conversion efficace. Notamment, le temps mort asymétrique optimal pour les côtés hauts et bas des convertisseurs de puissance à base de Gan doit être fourni par un circuit de commande de grille reconfigurable pour obtenir une conception efficace. Le temps mort optimal pour les convertisseurs de puissance dépend de la topologie. Une autre contribution importante de ce travail est la dérivation d'une équation précise du temps mort optimal pour un convertisseur buck. Le générateur de temps mort asymétrique reconfigurable fabriqué sur mesure est connecté à un convertisseur buck pour valider le fonctionnement du circuit proposé et l'équation dérivée. De plus le rendement d'un convertisseur buck typique avec T[indice DLH] minimum et T[indice DHL] optimal (basé sur l'équation dérivée) à I[indice Load] = 25mA est amélioré de 12% par rapport à un convertisseur avec un temps mort fixe de T[indice DLH] = T[indice DHL] = 12ns. / Power management systems require power converters to provide appropriate power conversion for various purposes. Class D power amplifiers, half and full bridges, class E power amplifiers, buck converters, and boost converters are different types of power converters. Power efficiency and density are two prominent specifications for designing a power converter. For example, in implantable devices, when power is harvested from the main source, buck or boost power converters are required to receive the power from the input and deliver clean power to different parts of the system. In charge stations of electric cars, new cell phones, neural stimulators, and so on, power is transmitted wirelessly, and Class E power amplifiers are developed to accomplish this task. In headphone or speaker driver applications, Class D power amplifiers are an excellent choice due to their great efficiency. In sensor interfaces, half and full bridges are the appropriate interfaces between the low- and high-power sides of systems. In automotive applications, the sensor interface receives the signal from the low-power side and transmits it to a network on the high-power side. In addition, the sensor interface must receive a signal from the high-power side and convert it down to the low-power side. All the above-summarized systems require a particular gate driver to be included in the circuits depending on the applications. The gate drivers generally consist of the level-up shifter, the level-down shifter, a buffer chain, an under-voltage lock-out circuit, a deadtime circuit, logic gates, the Schmitt trigger, and a bootstrap mechanism. These circuits are necessary to achieve the proper functionality of the power converter systems. A reconfigurable gate driver would support a wide range of power converters with variable input voltage V[subscript IN] and output current I[subscript Load]. The goal of this project is to intensively investigate the causes of different losses in power converters and then propose novel circuits and methodologies in the different circuits of gate drivers to achieve power conversion with high-power efficiency and density. We propose novel deadtime circuits, level-up shifter, and level-down shifter with new topologies that were fully characterized experimentally. Furthermore, the mathematical equation for optimum deadtimes for the high and low sides of a buck converter is derived and proven experimentally. The proposed custom integrated circuits and methodologies are validated with different power converters, such as half bridge and open loop buck converters, using off-the-shelf components to demonstrate their superiority over traditional solutions. The main contributions of this research have been presented in seven high prestigious conferences, three peer-reviewed articles, which have been published or submitted, and one invention disclosure. An important contribution of this research work is the proposal of a novel custom integrated CMOS active non-overlapping signal generator, which was fabricated using the 0.35−µm AMS technology and consumes 16.8mW from a 3.3−V supply voltage to appropriately drive the low and high sides of the half bridge to remove the shoot-through. The fabricated chip is validated experimentally with a half bridge, which was implemented with off-the-shelf components and driving a R-L load. Measurement results show a 40% reduction in the total loss of a 45 − V input 1 − MHz half bridge compared with the half bridge operation without our custom integrated circuit. The main circuit of high-side gate driver is the level-up shifter, which provides a signal with a large amplitude for the high-side power switch. A new level shifter structure with minimal propagation delay must be presented. We propose a novel level shifter topology for the high side of gate drivers to produce efficient power converters. The LS shows measured propagation delays of 7.6ns. The measured results demonstrate the operation of the presented circuit over the frequency range of 1MHz to 130MHz. The fabricated circuit consumes 31.5pW of static power and 3.4pJ of energy per transition at 1kHz, V[subscript DDL] = 0.8V , V[subscript DDH] = 3.0V , and capacitive load C[subscript L] = 0.1pF. The measured total power consumption versus the capacitive load from 0.1pF to 100nF is reported. Another new level-down shifter is proposed to be used on the low side of gate drivers. Another new level-down shifter is proposed to be used on the low side of gate drivers. This circuit is also required in the Rₓ part of the data bus network to receive the high-voltage signal from the network and deliver a signal with a low amplitude to the low-voltage part. An essential contribution of this work is the proposal of a single supply reconfigurable level-down shifter. The proposed circuit successfully drives a range of capacitive load from 10fF to 350pF. The presented circuit consumes static and dynamic powers of 62.37pW and 108.9µW, respectively, from a 3.3 − V supply when working at 1MHz and drives a 10pF capacitive load. The post-layout simulation results show that the fall and rise propagation delays in the three configurations are in the range of 0.54 − 26.5ns and 11.2 − 117.2ns, respectively. Its core occupies an area of 80µm × 100µm. Indeed, the deadtimes for the high and low sides vary due to the difference in the operation of the high- and low-side power switches, which are under hard and soft switching, respectively. Therefore, an asymmetric reconfigurable deadtime generator must be added to the traditional gate drivers to achieve efficient conversion. Notably, the optimal asymmetric deadtime for the high and low sides of GaN-based power converters must be provided by a reconfigurable gate driver to achieve efficient design. The optimum deadtime for power converters depends on the topology. Another important contribution of this work is the derivation of an accurate equation of optimum deadtime for a buck converter. The custom fabricated reconfigurable asymmetric deadtime generator is connected to a buck converter to validate the operation of the proposed circuit and the derived equation. The efficiency of a typical buck converter with minimum T[subscript DLH] and optimal T[subscript DHL] (based on the derived equation) at I[subscript Load] = 25mA is improved by 12% compared to a converter with a fixed deadtime of T[subscript DLH] = T[subscript DHL] = 12ns.

L'augmentation du trafic de données met énormément de pression sur les systèmes de communications par fibre optique qui doivent répondre à la demande tout en maintenant les coûts d'opération et la consommation énergétique les plus faibles possibles. Pour palier à ce problème, une solution intéressante consiste à utiliser des interconnections optiques reconfigurables ne nécessitant peu ou pas de conversion électro-optique intermédiaire, notamment dans les centres de données. On parle ici de transparence dans les réseaux optiques. Pour concevoir ces dispositifs photoniques, la plateforme intégrée silicon-on-insulator (SOI) est très prometteuse. En effet, elle offre la possibilité de concevoir des composants intégrés qui sont compacts, polyvalents, évolutifs et sophistiqués, le tout en réduisant les coûts de production. Ce mémoire porte sur l'étude, sur la conception et sur la fabrication de filtres à micro-cavités en anneau d'ordre élevé sur SOI et à leur utilisation dans des systèmes de multiplexage en longueur d'onde reconfigurables, transparents et insensibles à la polarisation. L'objectif de ce travail est plus particulièrement d'adresser le défi complexe qui consiste à développer un système de ce type, possédant toutes les caractéristiques visées par les équipements qui sont déployés à grande échelle. La première partie de ce travail a comme objectif de présenter les systèmes de communications optiques et le problème qui est adressé dans son contexte. C'est aussi à ce moment que sera introduite en détails la plateforme SOI qui offre des outils pour répondre au problème. Ensuite, en seconde partie, il sera question des filtres à micro-cavité en anneau et des méthodes de design permettant de les modéliser afin de les intégrer dans des systèmes complexes. Ces filtres sont cependant très sensibles au processus de fabrication et il est donc nécessaire de présenter un méthodologie permettant de corriger leur réponse en post-fabrication, chose qui sera faite en troisième partie. Enfin, la dernière section de ce travail de recherche porte sur l'intégration des concepts développés dans les sections précédentes afin de bâtir un système complet de multiplexage en longueur d'onde reconfigurable, transparent et insensible en polarisation. Enfin, même s'il reste beaucoup de travail d'analyse et de conception devant nous, cette recherche montre de manière non-exhaustive les avantages et les limitations fondamentales que peuvent avoir les filtres à micro-résonateurs en anneau implémentés dans les réseaux transparents reconfigurables. / Increase in data traffic puts a lot of pressure on optical communication systems which must provide for its users while maintaining operation costs and energy consumption as low as possible. A solution to overcome those problems consists in using reconfigurable optical inter-connects which do not require any electro-optical conversion, especially in data centers. This is known as optical network transparency. In order to build the optical components required to implement optical network transparency, the silicon-on-insulator (SOI) platform provides very promising solutions. It offers the possibility to design highly-scalable integrated devices with a small footprint and low fabrication costs. This memoir aims to study the design and fabrication of high-order microring resonator filters on the SOI platform and their usage in reconfigurable, transparent and polarization insensitive wavelength division multiplexing (WDM) optical communications systems. The main goal of this work is to address the complex challenges of designing such components for widespread usage, having all the specifications that are required for their implementation. In the first part of this work, optical communications systems and the problem that will be addressed will be discussed in its context. At this point, the silicon-on-insulator platform which offers helpful tools for responding to the issue will be introduced. Then, in the second part, high-order microring filters will be introduced as a solution and their principles and applications will be discussed. Those filters are unfortunately very sensitive to the fabrication process and it is thus necessary to discuss the methodology required in order to mitigate those effects at the post-fabrication level. This methodology will be discussed in the third part of this work. Then, in the final part of this memoir, all the concepts previously introduced will be consolidated in order to build a complete reconfigurable and transparent WDM system that is insensitive to polarization. There is still a lot of work ahead of us and even though this research is not exhaustive, it shows the advantages as well as fundamental limitations of high-order microring filters when implemented in transparent and reconfigurable optical networks.

L’avenir de la recherche sur les maladies du cerveau repose sur le développement de nouvelles technologies qui permettront de comprendre comment cet organe si complexe traite, intègre et transfère l’information. Parmi celles-ci, l’optogénétique est une technologie révolutionnaire qui permet d’utiliser de la lumière afin d’activer sélectivement les neurones du cortex d’animaux transgéniques pour observer leur effet dans un vaste réseau biologique. Ce cadre expérimental repose typiquement sur l’observation de l’activité neuronale de souris transgéniques, car elles peuvent exprimer une grande variété de gènes et de maladies et qu’elles sont peu couteuses. Toutefois, la plupart des appareils de mesure ou de stimulation optogénétique disponible ne sont pas appropriés, car ils sont câblés, trop lourds et/ou trop simplistes. Malheureusement, peu de systèmes sans fil existent, et ces derniers sont grandement limités par la bande passante requise pour transmettre les données neuronales, et ils ne fournissent pas de stimulation optogénétique multicanal afin de stimuler et observer plusieurs régions du cerveau. Dans les dispositifs actuels, l’interprétation des données neuronales est effectuée ex situ, alors que la recherche bénéficierait grandement de systèmes sans fil assez intelligents pour interpréter et stimuler les neurones en boucle fermée, in situ. Le but de ce projet de recherche est de concevoir des circuits analogiques-numériques d’acquisition et de traitement des signaux neuronaux, des algorithmes d’analyse et de traitement de ces signaux et des systèmes electro-optiques miniatures et sans fil pour : i) Mener des expériences combinant l’enregistrement neuronal et l’optogénétique multicanal haute résolution avec des animaux libres de leurs mouvements. ii) Mener des expériences optogénétiques synchronisées avec l’observation, c.-à-d. en boucle fermée, chez des animaux libres de leurs mouvements. iii) Réduire la taille, le poids et la consommation énergétique des systèmes optogénétiques sans fil afin de minimiser l’impact de la recherche chez de petits animaux. Ce projet est en 3 phases, et ses principales contributions ont été rapportées dans dix conférences internationales (ISSCC, ISCAS, EMBC, etc.) et quatre articles de journaux publiés ou soumis, ainsi que dans un brevet et deux divulgations. La conception d’un système optogénétique haute résolution pose plusieurs défis importants. Notamment, puisque les signaux neuronaux ont un contenu fréquentiel élevé (_10 kHz), le nombre de canaux sous observation est limité par la bande passante des transmetteurs sans fil (2-4 canaux en général). Ainsi, la première phase du projet a visé le développement d’algorithmes de compression des signaux neuronaux et leur intégration dans un système optogénétique sans fil miniature et léger (2.8 g) haute résolution possédant 32 canaux d’acquisition et 32 canaux de stimulation optique. Le système détecte, compresse et transmet les formes d’onde des potentiels d’action (PA) produits par les neurones avec un field programmable gate array (FPGA) embarqué à faible consommation énergétique. Ce processeur implémente un algorithme de détection des PAs basé sur un seuillage adaptatif, ce qui permet de compresser les signaux en transmettant seulement les formes détectées. Chaque PA est davantage compressé par une transformée en ondelette discrète (DWT) de type Symmlet-2 suivie d’une technique de discrimination et de requantification dynamique des coefficients. Les résultats obtenus démontrent que cet algorithme est plus robuste que les méthodes existantes tout en permettant de reconstruire les signaux compressés avec une meilleure qualité (SNDR moyen de 25 dB _ 5% pour un taux de compression (CR) de 4.2). Avec la détection, des CR supérieurs à 500 sont rapportés lors de la validation in vivo. L’utilisation de composantes commerciales dans des systèmes optogénétiques sans fil augmente / la taille et la consommation énergétique, en plus de ne pas être optimisée pour cette application. La seconde phase du projet a permis de concevoir un système sur puce (SoC) complementary metal oxide semiconductor (CMOS) pour faire de l’enregistrement neuronal et de optogénétique multicanal, permettant de réduire significativement la taille et la consommation énergétique comparativement aux alternatives commerciales. Ceci est une contribution importante, car c’est la première puce à être doté de ces deux fonctionnalités. Le SoC possède 10 canaux d’enregistrement et 4 canaux de stimulation optogénétique. La conception du bioamplificateur inclut une bande passante programmable (0.5 Hz - 7 kHz) et un faible bruit referré à l’entré (IRN de 3.2 μVrms), ce qui permet de cibler différents types de signaux biologiques (PA, LFP, etc.). Le convertisseur analogique numérique (ADC) de type Delta- Sigma (DS) MASH 1-1-1 est conçu pour fonctionner de faibles taux de sur-échantillonnage (OSR _50) pour réduire sa consommation et possède une résolution programmable (ENOB de 9.75 Bits avec un OSR de 25). Cet ADC exploite une nouvelle technique réduisant la taille du circuit en soustrayant la sortie de chaque branche du DS dans le domaine numérique, comparativement à la méthode analogique classique. La consommation totale d’un canal d’enregistrement est de 11.2 μW. Le SoC implémente un nouveau circuit de stimulation optique basé sur une source de courant de type cascode avec rétroaction, ce qui permet d’accommoder une large gamme de LED et de tensions de batterie comparativement aux circuits existants. Le SoC est intégré dans un système optogénétique sans fil et validé in vivo. À ce jour et en excluant ce projet, aucun système sans-fil ne fait de l’optogénétique en boucle fermée simultanément au suivi temps réel de l’activité neuronale. Une contribution importante de ce travail est d’avoir développé le premier système optogénétique multicanal qui est capable de fonctionner en boucle fermée et le premier à être validé lors d’expériences in vivo impliquant des animaux libres de leurs mouvements. Pour ce faire, la troisième phase du projet a visé la conception d’un SoC CMOS numérique, appelé neural decoder integrated circuit (ND-IC). Le ND-IC et le SoC développé lors de la phase 2 ont été intégrés dans un système optogénétique sans fil. Le ND-IC possède 3 modules : 1) le détecteur de PA adaptatif, 2) le module de compression possédant un nouvel arbre de tri pour discriminer les coefficients, et 3) le module de classement automatique des PA qui réutilise les données générées par le module de détection et de compression pour réduire sa complexité. Un lien entre un canal d’enregistrement et un canal de stimulation est établi selon l’association de chaque PA à un neurone, grâce à la classification, et selon l’activité de ce neurone dans le temps. Le ND-IC consomme 56.9 μW et occupe 0.08 mm2 par canal. Le système pèse 1.05 g, occupe un volume de 1.12 cm3, possède une autonomie de 3h, et est validé in vivo. / The future of brain research lies in the development of new technologies that will help understand how this complex organ processes, integrates and transfers information. Among these, optogenetics is a recent technology that allows the use of light to selectively activate neurons in the cortex of transgenic animals to observe their effect in a large biological network. This experimental setting is typically based on observing the neuronal activity of transgenic mice, as they express a wide variety of genes and diseases, while being inexpensive. However, most available neural recording or optogenetic devices are not suitable, because they are hard-wired, too heavy and/or too simplistic. Unfortunately, few wireless systems exist, and they are greatly limited by the required bandwidth to transmit neural data, while not providing simultaneous multi-channel neural recording and optogenetic, a must for stimulating and observing several areas of the brain. In current devices, the analysis of the neuronal data is performed ex situ, while the research would greatly benefit from wireless systems that are smart enough to interpret and stimulate the neurons in closed-loop, in situ. The goal of this project is to design analog-digital circuits for acquisition and processing of neural signals, algorithms for analysis and processing of these signals and miniature electrooptical wireless systems for: i) Conducting experiments combining high-resolution multi-channel neuronal recording and high-resolution multi-channel optogenetics with freely-moving animals. ii) Conduct optogenetic experiments synchronized with the neural recording, i.e. in closed loop, with freely-moving animals. iii) Increase the resolution while reducing the size, weight and energy consumption of the wireless optogenetic systems to minimize the impact of research with small animals. This project is in 3 phases, and its main contributions have been reported in ten conferences (ISSCC, ISCAS, EMBC, etc.) and four published journal papers, or submitted, as well as in a patent and two disclosures. The design of a high resolution optogenetic system poses several challenges. In particular, since the neuronal signals have a high frequency content (10 kHz), the number of chanv nels under observation is limited by the bandwidth of the wireless transmitters (2-4 channels in general). Thus, the first phase of the project focused on the development of neural signal compression algorithms and their integration into a high-resolution miniature and lightweight wireless optogenetics system (2.8g), having 32 recording channels and 32 optical stimulation channels. This system detects, compresses and transmits the waveforms of the signals produced by the neurons, i.e. action potentials (AP), in real time, via an embedded low-power field programmable gate array (FPGA). This processor implements an AP detector algorithm based on adaptive thresholding, which allows to compress the signals by transmitting only the detected waveforms. Each AP is further compressed by a Symmlet-2 discrete wavelet transform (DWT) followed dynamic discrimination and requantification of the DWT coefficients, making it possible to achieve high compression ratios with a good reconstruction quality. Results demonstrate that this algorithm is more robust than existing approach, while allowing to reconstruct the compressed signals with better quality (average SNDR of 25 dB 5% for a compression ratio (CR) of 4.2). With detection, CRs greater than 500 are reported during the in vivo validation. The use of commercial components in wireless optogenetic systems increases the size and power consumption, while not being optimized for this application. The second phase of the project consisted in designing a complementary metal oxide semiconductor (CMOS) system-on-chip (SoC) for neural recording and multi-channel optogenetics, which significantly reduces the size and energy consumption compared to commercial alternatives. This is important contribution, since it’s the first chip to integrate both features. This SoC has 10 recording channels and 4 optogenetic stimulation channels. The bioamplifier design includes a programmable bandwidth (0.5 Hz -7 kHz) and a low input-referred noise (IRN of 3.2 μVrms), which allows targeting different biological signals (AP, LFP, etc.). The Delta-Sigma (DS) MASH 1-1-1 low-power analog-to-digital converter (ADC) is designed to work with low OSR (50), as to reduce its power consumption, and has a programmable resolution (ENOB of 9.75 bits with an OSR of 25). This ADC uses a new technique to reduce its circuit size by subtracting the output of each DS branch in the digital domain, rather than in the analog domain, as done conventionally. A recording channel, including the bioamplifier, the DS and the decimation filter, consumes 11.2 μW. Optical stimulation is performed with an on-chip LED driver using a regulated cascode current source with feedback, which accommodates a wide range of LED parameters and battery voltages. The SoC is integrated into a wireless optogenetic platform and validated in vivo. / To date and excluding this project, no wireless system is making closed-loop optogenetics simultaneously to real-time monitoring of neuronal activity. An important contribution of this work is to have developed the first multi-channel optogenetic system that is able to work in closed-loop, and the first to be validated during in vivo experiments involving freely-moving animals. To do so, the third phase of the project aimed to design a digital CMOS chip, called neural decoder integrated circuit (ND-IC). The ND-IC and the SoC developed in Phase 2 are integrated within a wireless optogenetic system. The ND-IC has 3 main cores: 1) the adaptive AP detector core, 2) the compression core with a new sorting tree for discriminating the DWT coefficients, and 3 ) the AP automatic classification core that reuses the data generated by the detection and compression cores to reduce its complexity. A link between a recording channel and a stimulation channel is established according to the association of each AP with a neuron, thanks to the classification, and according to the bursting activity of this neuron. The ND-IC consumes 56.9 μW and occupies 0.08 mm2 per channel. The system weighs 1.05 g, occupies a volume of 1.12 cm3, has an autonomy of 3h, and is validated in vivo.

L’enregistrement des données de neurones a connu d’énormes progrès au cours des dernières années ; il aide à diagnostiquer les maladies à l’intérieur du cerveau comme la maladie de Parkinson et la dépression clinique. Un grand nombre de patients atteints de Parkinson utilisent un implant neuronal pour réduire les tumeurs et le mouvement rigide. Afin de contrôler le mouvement, une petite électrode est placée sur le cerveau pour réduire et même éliminer les symptômes de Parkinson au moment où une simulation électrique arrive. Le système d’enregistrement de données de neurones exige un lien complet. En utilisant des microélectrodes, on prend les données provenant des neurones dans le cerveau, on les convertis en données numériques et ensuite on transmet ces données numérisées en utilisant une liaison sans fil. Dans ce travail, nous nous concentrons sur l’envoi de données de neurones à partir d’un dispositif implanté à travers la peau en utilisant la lumière. Il y’a différentes façons de transmettre les données sans fil, soit avec antenne, soit avec un émetteur optique ; nous discutons à propos de ces méthodes dans le chapitre de la revue de la littérature. Nous avons choisi de travailler avec Émettant VCSEL ou Vertical Cavity Surface lasers ; une diode laser spécialisée avec une meilleure efficacité et une vitesse élevée par rapport à d’autres dispositifs optiques. La première partie de la recherche était d’étudier la meilleure façon de transmettre des données à travers la peau humaine, le mode de transmission et les propriétés du milieu à travers lequel la lumière se propage. Après avoir choisi le mode de transmission, nous avons conçu un lien intégré en utilisant la technologie de 0,18 um CMOS. Ce lien intégré est constitué de deux parties, du côté de l’émetteur, qui est un moteur apte à entraîner le VCSEL avec un dB bande passante à 3 de 1,3 GHz et une faible consommation de puissance de 12 mW, et un côté récepteur qui se compose d’une photodiode reliée à un VCSEL CMOS amplificateur d’adaptation d’impédance à gain élevé (90 dB) et haute vitesse de (250 Mbps). La deuxième partie était de construire une liaison optique discrète avec des composants à faible coût commercial, donc nous avons conçu deux PCB (Printed Circuit Board) pour le côté émetteur ainsi que le côté récepteur, et nous avons conçu un système mécanique pour aligner l’émetteur et la photodiode. Nous avons ensuite testé notre liaison optique, ce qui a démontré la capacité de transmettre des données par le biais de 3 mm de tissu de porc à un débit binaire de 20 Mbps avec une faible consommation d’énergie de 3MWen utilisant OOK (On Off Keying) la transmission de données, et enfin nous avons fait une comparaison entre nos résultats et d’autres oeuvres. / Neural data recording has seen huge progress during the past few years; it helps for diagnosing diseases inside the brain like Parkinson disease and clinical depression. A big number of Parkinson’s patients use a neural implant to lessen tumors and rigid movement. A small electrode will be placed on the brain. It helps to control motion and when an electrical simulation happens, it helps reduce and even eliminate Parkinson symptoms. The neural data recording system requires a complete link starting by recording neural data using electrodes, convert this data onto digital data and transmit the digitized data using a wireless link. In this work we are focusing on sending neural data from an implanted device through the skin using light. There are different ways to transmit data wirelessly with either antenna or with an optical transmitter; we discuss about those methods in the literature review chapter. We choose to work with VCSEL or Vertical Cavity Surface Emitting Lasers; a specialized laser diode with improved efficiency and high speed compared to other optical devices. The first part of the research was to study the best way to transmit data through the human skin, the method of transmission and the properties of the medium through which the light will propagate. After choosing the method of transmission, we designed an integrated link using 0.18 um CMOS technology. This integrated link consists of two parts, the transmitter side which is a VCSEL driver able to drive the VCSEL with a 3 dB bandwidth of 1.3 GHz and low power-consumption of 12 mW, and a receiver side that consists of a photodiode connected to a CMOS transimpedance amplifier with high gain (90 dB) and high speed of (250 Mbps). The second part was to build a discrete optical link with commercial low cost components, so we designed two PCBs (Printed Circuit Board) for the transmitter and receiver side, and we designed a mechanical system to align the transmitter and the photodiode. We then tested our optical link, and it demonstrated the capability to transmit data through 3 mm of pork tissue at a bit-rate of 20 Mbps with low power consumption of 3 mW using OOK (On Off Keying) data transmission, and finally we did a comparison between our results and other works.

Les applications exigeant des très nombreuses données (médias sociaux, diffusion vidéo en continu, mégadonnées, etc.) se développent à un rythme rapide, ce qui nécessite de plus en plus de liaisons optiques ultra-rapides. Ceci implique le développment des transmetteurs optiques intégrés et à bas coût et plus particulirement en photonique sur silicium en raison de ses avantages par rapport aux autres technologies (LiNbO3 et InP), tel que la compatibilité avec le procédé de fabrication CMOS. Les modulateurs optoélectronique sont un élément essentiel dans la communication op-tique. Beaucoup de travaux de recherche sont consacrées au développement de dispositifs optiques haut débit efficaces. Cependant, la conception de modulateurs en photonique sur sili-cium (SiP) haut débit est diffcile, principalement en raison de l'absence d'effet électro-optique intrinsèque dans le silicium. De nouvelles approches et de architectures plus performances doivent être développées afin de satisfaire aux critères réliés au système d'une liaison optique aux paramètres de conception au niveau du dispositif integré. En outre, la co-conception de circuits integrés photoniques sur silicium et CMOS est cruciale pour atteindre tout le potentiel de la technologie de photonique sur silicium. Ainsi cette thèse aborde les défits susmentionnés. Dans notre première contribution, nous préesentons pour la première fois un émetteur phononique sur silicium PAM-4 sans utiliser un convertisseur numérique analog (DAC)qui comprend un modulateur Mach Zehnder à électrodes segmentées SiP (LES-MZM) implémenté dans un procédé photonique sur silicium générique avec jonction PN latérale et son conducteur CMOS intégré. Des débits allant jusqu'à 38 Gb/s/chnnel sont obtenus sans utili-ser un convertisseur numérique-analogique externe. Nous présentons également une nouvelle procédure de génération de délai dans le excitateur de MOS complémentaire. Un effet, un délai robuste aussi petit que 7 ps est généré entre les canaux de conduite. Dans notre deuxième contribution, nous présentons pour la première fois un nouveau fac-teur de mérite (FDM) pour les modulateurs SiP qui inclut non seulement la perte optique et l'efficacité (comme les FDMs précédents), mais aussi la bande passante électro-optique du modulateur SiP (BWEO). Ce nouveau FDM peut faire correspondre les paramètres de conception physique du modulateur SiP à ses critères de performance au niveau du système, facilitant à la fois la conception du dispositif optique et l'optimisation du système. Pour la première fois nous définissons et utilisons la pénalité de puissance du modulateur (MPP) induite par le modulateur SiP pour étudier la dégradation des performances au niveau du système induite par le modulateur SiP dans une communication à base de modulation d'amplitude d'impulsion optique. Nous avons développé l'équation pour MPP qui inclut les facteurs de limitation du modulateur (perte optique, taux d'extinction limité et limitation de la bande passante électro-optique). Enfin, dans notre troisième contribution, une nouvelle méthodologie de conception pour les modulateurs en SiP intégré à haute débit est présentée. La nouvelle approche est basée sur la minimisation de la MPP SiP en optimisant l'architecture du modulateur et le point de fonctionnement. Pour ce processus, une conception en longueur unitaire du modulateur Mach Zehnder (MZM) peut être optimisée en suivant les spécifications du procédé de fabrication et les règles de conception. Cependant, la longueur et la tension de biais du d'éphaseur doivent être optimisées ensemble (par exemple selon vitesse de transmission et format de modulation). Pour vérifier l'approche d'optimisation proposée expérimentale mont, a conçu un modulateur photonique sur silicium en phase / quadrature de phase (IQ) ciblant le format de modulation 16-QAM à 60 Gigabaud. Les résultats expérimentaux prouvent la fiabilité de la méthodologie proposée. D'ailleurs, nous avons augmenté la vitesse de transmission jusqu'à 70 Gigabaud pour tester la limite de débit au système. Une transmission de données dos à dos avec des débits binaires de plus de 233 Gigabit/s/channel est observée. Cette méthodologie de conception ouvre ainsi la voie à la conception de la prochaine génération d'émetteurs intégrés à double polarisation 400+ Gigabit/s/channel. / Data-hungry applications (social media, video streaming, big data, etc.) are expanding at a fast pace, growing demand for ultra-fast optical links. This driving force reveals need for low-cost, integrated optical transmitters and pushes research in silicon photonics because of its advantages over other platforms (i.e. LiNbO3 and InP), such as compatibility with CMOS fabrication processes, the ability of on-chip polarization manipulation, and cost effciency. Electro-optic modulators are an essential component of optical communication links and immense research is dedicated to developing effcient high-bitrate devices. However, the design of high-capacity Silicon Photonics (SiP) transmitters is challenging, mainly due to lack of inherent electro-optic effect in silicon. New design methodologies and performance merits have to be developed in order to map the system-level criteria of an optical link to the design parameters in device-level. In addition, co-design of silicon photonics and CMOS integrated circuits is crucial to reveal the full potential of silicon photonics. This thesis addresses the aforementioned challenges. In our frst contribution, for the frst time we present a DAC-less PAM-4 silicon photonic transmitter that includes a SiP lumped-element segmented-electrode Mach Zehnder modula-tor (LES-MZM) implemented in a generic silicon photonic process with lateral p-n junction and its co-designed CMOS driver. Using post processing, bitrates up to 38 Gb/s/channel are achieved without using an external digital to analog converter. We also presents a novel delay generation procedure in the CMOS driver. A robust delay as small as 7 ps is generated between the driving channels. In our second contribution, for the frst time we present a new figure of merit (FOM) for SiP modulators that includes not only the optical loss and effciency (like the prior FOMs), but also the SiP modulator electro-optic bandwidth ( BWEO). This new FOM can map SiP modulator physical design parameters to its system-level performance criteria, facilitating both device design and system optimization. For the frst time we define and employ the modulator power penalty (MPP) induced by the SiP modulator to study the system level performance degradation induced by SiP modulator in an optical pulse amplitude modulation link. We develope a closed-form equation for MPP that includes the SiP modulator limiting factors (optical loss, limited extinction ratio and electro-optic bandwidth limitation). Finally in our third contribution, we present a novel design methodology for integrated high capacity SiP modulators. The new approach is based on minimizing the power penalty of a SiP modulator (MPP) by optimizing modulator design and bias point. For the given process, a unit-length design of Mach Zehnder modulator (MZM) can be optimized following the process specifications and design rules. However, the length and the bias voltage of the phase shifter must be optimized together in a system context (e.g., baud rate and modulation format). Moreover, to verify the proposed optimization approach in experiment, we design an in-phase/quadrature-phase (IQ) silicon photonic modulator targeting 16-QAM modulation format at 60 Gbaud. Experimental results proves the reliability of our proposed methodology. We further push the baud rate up to 70 Gbaud to examine the capacity boundary of the device. Back to back data transmission with bitrates more than 233 Gb/s/channel are captured. This design methodology paves the way for designing the next generation of integrated dual- polarization 400+ Gb/s/channel transmitters.

Avec l'apparition d'applications grand-public, comme le Wireless-HD, les fréquences millimétriques nécessitent l'utilisation de technologies CMOS faible coût. Cependant, avant d'être commercialisés, les transmetteurs mmW doivent être suffisamment résistants notamment à la désadaptation d'impédance entre l'amplificateur de puissance (AP) et l'antenne qui peut résulter d'un obstacle dans le champ proche de l'antenne. Une telle désadaptation d'impédance se traduit par l'apparition d'ondes stationnaires qui peuvent engendrer des dommages irrémédiables sur l'AP. Cette thèse propose une architecture innovante de régulation qui vise à protéger l'AP de telles dégradations tout en optimisant ses performances. La désadaptation d'impédance peut être évaluée en intégrant plusieurs détecteurs de puissance entre l'AP et l'antenne. Une boucle de régulation numérique peut ensuite établir une stratégie d'optimisation des performances de l'AP. Cette thèse s'intéresse particulièrement aux circuits de détection de puissance qui captent la désadaptation d'impédance de l'antenne. Réalisé en technologie CMOS 65nm de STMicroelectronics, le détecteur de puissance présente 25dB de dynamique à 60GHz et est capable de détecter jusqu'à 3 :1 de TOS. Ces détecteurs de puissance ont ensuite été intégrés dans un second circuit avec un AP et des convertisseurs (CAN & CNA). Une boucle de régulation agissant sur le gain de l'AP permet ainsi de garder une puissance de sortie constante quelle que soit l'impédance d'antenne tandis qu'une seconde boucle protège l'AP de la destruction. Cette thèse couvre également deux projets développés en parallèle de l'architecture de régulation de TOS. D'abord est proposée une nouvelle architecture de convertisseur analogique numérique logarithmique, basée sur l'architecture d'amplificateur logarithmique à compression progressive. Ensuite, une co-simulation sous ADS d'un AP RF/mmW avec sa boucle de régulation numérique permet de simuler l'AP à TOS régulé.

La biophotométrie sur fibre est une technique puissante utilisée en neuroscience pour surveiller les fluctuations dynamiques des niveaux de calcium en corrélation avec des événements neuronaux, tels que la génération de potentiel d’action, l’exocytose de neurotransmetteurs, des modifications de la plasticité synaptique et la transcription de gènes dans les structures cérébrales profondes d’animaux de laboratoire vivants. Cette approche permet également d’étudier la corrélation entre les processus neuronaux et le comportement de modèles animaux vivants afin de percer les mystéres du cerveaux et de nombreuses maladies comme la maladie d’Alzheimer. Les appareils de biophotométrie sur fibre de table classiques utilisent une fibre optique attachée pour émettre de la lumière et récupérer les signaux de fluorescence, ce qui présente un risque de rupture, de contrainte et de blessure potentielle. Ces systèmes sont également encombrants et nécessitent des tensions de fonctionnement élevées. Par conséquent, leur utilité dans les études sur des animaux vivants est limitée. Le but de ce projet est de mettre en place une interface neuronale optique sans fil pour effectuer la détection de fluorescence avec des modèles animaux vivants sans restreindre leurs mouvements ni induire de stress dû au câble. Nous avons conçu un système de biophotométrie par fibre optique sans fil légère et compacte pour une utilisation chronique basée sur un capteur de fluorescence CMOS (Complementary Metal-Oxide- Semiconductor) intégré offrant une sensibilité élevée, une plage dynamique élevée et une consommation d’énergie très faible. Le système de biophotométrie à fibre présenté incorpore tous les aspects d’un système de biophotométrie à fibres englobé dans un sans fil. Les principales contributions de ce travail ont été rapportées dans neuf conférences et trois articles de journaux publiés ou soumis, ainsi que dans une divulgation d’invention. Les mesures de biophotométrie en fluorescence nécessitent un appareil de laboratoire à large plage dynamique (DR) et à haute sensibilité. Cependant, il est souvent très difficile de mesurer avec précision les petites variations de fluorescence en présence de bruit et d’autofluorescence de tissu de fond élevée. Une contribution importante de ce travail concerne le développement de biocapteurs optoélectroniques CMOS intégrés sur mesure et de circuits de traitement permettant de détecter les signaux de fluorescence très faibles et de les convertir en codes numériques de haute précision, afin de construire des dispositifs de détection du cerveau montables sur la tête de souris de laboratoire, très compacts et légers. Nous avons conçu une première puce de biocapteur CMOS haute précision offrant une plage de tension de fonctionnement basse, une basse consommation, une haute sensibilité et une gamme dynamique élevée basée sur une architecture basse tension intégrant un circuit frontal à détection différentielle avec heure [sigma delta] modulation avec un amplificateur de transconductance capacitif différentiel (ATCCD). / Ce nouveau système offre une mise en oeuvre simplifiée ainsi qu’une architecture à faible consommation utilisant une stratégie de partage du matériel. La détection différentielle et les photodiodes factices avec le ATCCD permettent d’atteindre une sensibilité élevée en supprimant les dark current de la photodiode, en utilisant un petit condensateur d’intégration dans le ATCCD. Les résultats de mesure sont présentés pour le capteur de biophotométrie proposé, fabriqué avec une technologie CMOS de 0.18 mm, consommant 41 mWd’une tension d’alimentation de 1.8 V, tout en atteignant une gamme dynamique maximale de 86 dB, une bande passante de 50 Hz, une sensibilité de 24 mV/nW et un courant minimum détectable de 2.6-pArms à un taux d’échantillonnage de 20 kS/s. Un autre défi critique pour un système de photométrie à fibre pour petits animaux concerne la gestion de la consommation de courant importante nécessaire à la source de lumière d’excitation pour fournir une puissance de sortie de lumière suffisante au tissu afin de déclencher la fluorescence. Par conséquent, des impulsions lumineuses d’excitation courtes doivent être utilisées par rapport à la période d’échantillonnage du signal de fluorescence (>10 ms), afin de réduire la consommation de courant moyenne et d’allonger la durée de vie de la batterie. Pour répondre à cette exigence critique, nous avons amélioré notre conception avec un deuxième prototype de biocapteur utilisant de nouvelles techniques de circuit pour offrir une sensibilité élevée et une plage dynamique élevée avec un temps de conversion réduit permettant l’utilisation d’impulsions lumineuses à cycle de fonctionnement réduit et de consommation faible. Le biocapteur est basé sur un convertisseur analogique-numérique (CAN) à comptage étendu, et un convertisseur analogique-numérique de premier ordre SD, dont le fonctionnement est synchronisé avec les impulsions lumineuses d’excitation. Le biocapteur présente une gamme dynamique de 104 dB à un temps de conversion de 3 % de la période d’échantillonnage du signal de fluorescence et réduit la consommation électrique de la DEL de 97 %. Un dernier aspect critique concerne la flexibilité du biocapteur pour effectuer des tests fiables in vivo. Réaliser un test pratique in vivo nécessite d’ajuster la sensibilité du biocapteur et la puissance de sortie de la DEL du biocapteur afin de s’adapter à différents niveaux de fluorescence et différents environnements physiologiques à l’intérieur des tissus de l’animal vivant. Ainsi, nous avons conçu un troisième biocapteur incorporant une sensibilité et un temps de conversion programmables afin d’optimiser la consommation d’énergie de DEL et de permettre un très faible facteur de fonctionnement excitation/détection. Cette toute nouvelle architecture de capteurs utilise un CAN à temps discret [sigma delta] avec une technique de double échantillonnage numérique corrélée permettant la détection de photocourants inférieurs à 1 pArms. Cette conception a été utilisée comme module de base pour développer un prototype de headstage sans fil. Nous avons mis en place et testé in vitro avec succès ce système de biophotométrie à fibre, qui comprend la puce de biocapteur proposée, avec une tranche de cerveau de souris exprimant GCaMP6, un indicateur de calcium génétiquement codé. / Fiber biophotometry is a powerful technique in neuroscience to monitor the dynamic fluctuations in calcium levels correlated with neural events, such as action potential generation, exocytosis of neurotransmitters, changes in synaptic plasticity, and gene transcription in deep brain structures in live laboratory animals. This approach allows studying the correlation between neuronal processes and the behavior of live animal models in order to learn more about the brain function and its associated diseases. Conventional bench-top fiber biophotometry apparatus use a tethered optical fiber to deliver light and to retrieve fluorescence signals, which involves risk of breakage, stress, and potential injury. These systems are also bulky and require high operating voltages. Therefore, their usefulness to conduct studies with live animals is limited. The goal of this project is to implement a wireless optical neural interface to perform fluorescence sensing with live animal models without restraining their movement or inducing stress due to cable tethering. We designed a lightweight and compact size wireless fiber biophotometry headstage for chronic utilization based on a custom integrated Complementary Metal-Oxide-Semiconductor (CMOS) fluorescence sensor providing high-sensitivity, high-dynamic range, and very low-power consumption. The presented head-mountable fiber biophotometry system incorporates all aspects of a conventional tethered fiber-based biophotometry system encompassed into a wireless headstage. The main contributions of this work were reported in nine conferences and three journal papers published or submitted, and in one invention disclosure. Fluorescence biophotometry measurements require wide dynamic range (DR) and high-sensitivity laboratory apparatus. But, it is often very challenging to accurately resolve the small fluorescence variations in presence of noise and high background tissue autofluorescence. An important contribution of this work concerns the development of custom integrated CMOS optoelectronic biosensors and processing circuits to detect very weak fluorescence signals, and to convert them into high-precision digital codes, for building very compact and lightweight head-mountable brain sensing devices for laboratory mice. We first designed a high-precision CMOS biosensor chip providing low operating voltage, low-power, high-sensitivity, and high-dynamic range based on a low-voltage architecture that embeds a differential sensing front-end circuitry with a continuous-time [sigma delta] modulation with a differential capacitive transconductance amplifier (DCTIA). This novel system offers a simplified implementation as well as a low-power architecture leveraging a hardware sharing strategy. Differential sensing and dummy photodiodes with the DCTIA enables to achieve high-sensitivity by suppressing the photodiode dark currents and using a small integration capacitor in the DCTIA. Measurement results are presented for the proposed biophotometry sensor fabricated in a 0.18-mm CMOS technology, consuming 41 mW from a 1.8-V supply voltage, while achieving a peak dynamic range of 86 dB over a 50-Hz input bandwidth, a sensitivity of 24 mV/nW and a minimum detectable current of 2.46-pArms at a 20-kS/s sampling rate. / Another critical challenge for a head-mountable fiber photometry system is when handling the large current consumption needed for the excitation light source to provide sufficient light output power to the tissue in order to trigger fluorescence. Hence, short excitation light pulses must be used, relative to the sampling period of the fluorescence signal (>10 ms), in order to decrease the average current consumption, and extend the battery lifetime. To address this critical requirement, we improved our design with a second biosensor prototype using novel circuit techniques to provide high-sensitivity and a high-dynamic range with a short conversion time to allow the utilization of low-duty cycle light pulses and low-power consumption. The biosensor is based on an extended counting ADC, first-order [sigma delta] and single slope ADC, whose operation is synchronized with the excitation light pulses. The biosensor presents a high-dynamic range of 104 dB at a conversion time of 3 % of the fluorescence signal sampling period and decreases the power consumption of the excitation light source by 97%. A last critical aspect concerns the flexibility of the biosensor to perform reliable tests in-vivo. Performing a practical test in-vivo requires to adjust the biosensor sensitivity and the excitation light source output power of the biosensor to adapt to different fluorescence levels and different physiological environments inside the live animal tissues. Thus, we designed a third biosensor incorporating a programmable sensitivity and a programmable conversion time to optimize the excitation light power consumption, and to enable very low excitation/sensing duty cycle. This completely new sensor architecture utilizes a discrete time SD ADC with digital correlated double sampling technique enabling detection of low photocurrents as low as 1 pArms. This design was used as a core module to develop a wireless head-mountable optical headstage prototype. We have implemented and sucessfully tested this fiber photometry headstage, which includes the proposed biosensor chip, in-vitro with a mouse brain slice expressing GCaMP6, a genetically encoded calcium indicator.

La technologie CMOS SOI (« Silicon On Insulator ») a déjà montré son intérêt pour les circuits numériques par rapport à la technologie CMOS sur substrat massif (« bulk »). Avec l'entrée des technologies CMOS dans l'ère des dimensions nanométriques, les transistors atteignent des fréquences de coupures élevées, ouvrant la voie aux applications hyperfréquences et de ce fait à l'intégration sur la même puce des circuits numériques, analogiques et hyperfréquences. Cependant, la piètre qualité des éléments passifs reste le principal verrou des technologies CMOS pour y parvenir.<br />Les travaux effectués lors de cette thèse portaient sur l'étude des aptitudes de la technologie CMOS SOI 130 nm de ST-Microelectronics pour des applications hyperfréquences au-delà de 20 GHz. Ils consistaient plus précisément à concevoir des circuits de démonstration pouvant entrer dans la composition d'une chaîne d'émission/réception. Trois amplificateurs distribués en bande K ont d'abord été conçus et mesurés. Malgré des pertes élevées dans les lignes de transmission limitant ainsi la bande passante et le gain, les performances mesurées montrent l'intérêt de cette technologie pour les hyperfréquences. Ensuite, une nouvelle série de démonstrateurs – amplificateurs distribués, amplificateurs faible bruit et mélangeurs actifs – a été conçue en employant des lignes à plus faibles pertes que celles utilisées précédemment. Les résultats de simulation montrent que le produit gain-bande des amplificateurs distribués a doublé en conservant la même architecture. Les simulations des amplificateurs faible bruit et des mélangeurs actifs montrent des performances à l'état de l'art en CMOS.