Le calcul câblé d'une transformée de Fourier permet d'accélérer très fortement son calcul. Des applications militaires ont vu des solutions pour de faibles nombres d'échantillons et avec des précisions limitées. Repousser ces barrières demande de diminuer la surface d'implantation. Un grand nombre de cellules de calcul, les papillons, utilisant des opérateurs sériels et travaillant en parallèle permet d'obtenir une meilleure précision et une forte vitesse. Le surcroît en surface a été vérifié au cours d'une implantation présentée avec ses perspectives. Une solution multipuce impose le choix d'une architecture à deux niveaux, papillons sériels et bus de communication parallèles, dont l'un est privilégié au niveau taux d'utilisation et fréquence de travail. La précision est fonction de celles des données originales et du nombre d'étapes, donc d'échantillons. Des opérateurs à taille variable permettent de jouer sur la précision et la surface ou la vitesse selon le nombre de barettes de papillons implantées. Les paramètres des opérateurs optimisent l'architecture d'une transformée de Fourier pour une décomposition donnée de celle-ci. Les bases 2 et 4 sont les seules réellement utilisées pour la décomposition au niveau du calcul. L'estimation de la surface et du temps de calcul démontre un gain pour des solutions cablées pour les bases 8 et 12. Les transformées multidimensionnelles présentent un phénomène d'erreur plus faible, à nombre total d'échantillons égal, en raison du plus grand nombre de coefficients exponentiels simples. Celles-ci sont la cible des applications civiles à grand nombre d'échantillons, imagerie ou données dans l'espace. La méthode cristallographique en fait partie, avec en plus la présence de nombreux échantillons à valeur nulle. Ce qui amène à étudier l'erreur dans le cas des matices creuses, pour utiliser dans certains cas des circuits existants au delà de leurs applications originales. Ces différentes voies permettent d'envisager le développement d'architectures cablées pour les transformées de Fourier à grand nombre d'échantillons, particulièrement dans le cas de transformées multidimensionnelles.

Cette thèse présente plusieurs travaux visant à l'amélioration de la synthèse architecturale réalisée à l'aide de l'outil de synthèse de haut niveau AMICAL. Un point clé de ce travail est la notion d'interactivité. Le processus de synthèse se décompose en un ensemble de raffinements successifs. L'utilisateur a la possibilité d'intervenir au cours de ces différentes étapes et d'agir manuellement, ou au contraire de laisser se dérouler seules l'ensemble des étapes tout en gardant une vision claire des actions effectuées. Ce dernier a de plus le choix entre plusieurs styles architecturaux qu'il pourra implémenter à son gré, ce qui autorise une grande flexibilité. Les points principaux abordés au cours de cette thèse sont les suivants: Les étapes et modèles successifs de raffinement au cours du processus de synthèse: chaque sous-tâche engendre un modèle architectural intermédiaire à partir duquel la sous-tâche suivante pourra agir. La notion d'interactivité: celle-ci inclue la mise au point d'un modèle de performance permettant d'estimer la qualité du circuit synthètisé, et permet au concepteur d'être le véritable acteur de la synthèse tout en l'assistant lors de la prise de décisions. La génération de plusieurs types d'architectures et les problèmes algorithmiques qui y sont liés.

Considérant les systèmes microélectroniques actuels, circuits comprenant des millions de transistors, cartes électroniques multi – couches et les MCMs (Modules Multi-puces), les activités de test et de diagnostic, que ce soit pour la validation de prototypes ou la maintenance, prennent de plus en plus d'importance et sont de plus en plus difficiles à réaliser.<br />Certes, l'adoption du standard IEEE 1149.1, plus connu sous le label Boundary Scan (BS) a permis de résoudre une grande partie des problèmes posés par les difficultés d'accès aux nœuds à tester, en remplaçant l'accès mécanique par un accès électronique. Mais actuellement le maché est loin d'être exclusivement fourni en composants munis de ce standard . par conséquent, on assise à l'apparition de systèmes hétérogènes du point de vue de la testabilité, composés de parties BS et d ‘autres non BS, pour lesquels il faut développer des méthodes de test et de diagnostic rencontrés dans ce type de systèmes.<br />Nous proposons dans le cadre de ce travail une méthodologie globale ainsi que son implémentation permettant de rapprocher cet objectif. Elle permet la génération et l'ordonnancement de séquences de test optimales permettant la détection de fautes à la fois dans les conglomérats de circuits BS et non BS, ainsi que sur leurs inter-connexions. Les modèles de collage logique, coupure et court-circuit sont pris en compte.<br />Au niveau du diagnostic, une première estimation des candidats à la faute est effectuée à l'aide d'une approche semi-qualitative. Le diagnostic est ensuite raffiné à l'aide d'une stratégie de recherche des meilleurs nœuds à tester, basée sur l'utilisation de la logique floue.<br />Cette méthodologie, qui s'applique aussi bien aux cartes qu'aux MCMs a été implémentée sous forme d'un outil interfacé avec des ATPGs commerciaux. Les résultats expérimentaux obtenus confirment la validité de l'approche.

Pour pouvoir intégrer sur une seule puce des systèmes toujours plus complexe comportant à la fois des fonctions numériques et analogiques, l'utilisation d'une méthodologie de conception hiérarchique est indispensable. Basée sur la modélisation comportementale de chaque élément du circuit, avant tout choix d'architecture, une telle approche permet en effet de réduire les temps de simulation, de conception et d'améliorer la fiabilité. Appliqué avec succès dans le domaine digital, ce paradigme doit maintenant être étendu à l'analogique. Cela est aujourd'hui possible grâce à l'offre récente de puissants langages de modélisation comportementale analogique et mixte. Cette thèse a permis d'introduire l'utilisation de ces langages au sein de la communauté des concepteurs, par le développement d'un environnement CAO d'aide à la conception de modèles analogiques et mixtes. Il est basé sur une bibliothèque fonctionnelle adaptée à la modélisation de circuits élémentaires (amplificateurs opérationnels) mais aussi de systèmes très complexes, tels qu'un système de sécurité air-bag. Plusieurs techniques de description ont été abordées :macro-modélisation SPICE et modélisation comportementale à l'aide de plusieurs langages dont les propriétés ont été comparées (FAS, CFAS, HDL-A et MAST). Cet environnement comporte aussi un outil de caractérisation analogique qui permet de générer rapidement les paramètres des modèles en fonction de mesures des performances du circuit associé, par des simulations électriques. En outre, pour faciliter les échanges de modèles et transférer des bibliothèques vers des langages différents, des traducteurs automatiques ont dû être élaborés, tels que FAS vers CFAS, FAS vers MAST et FAS vers HDL-A..

La pression pour la qualité et la mise sur le marché de systèmes embarqués monopuces fait que la validation de tels systèmes devient le point clé du processus de conception. La validation répond pour plus de la moitié du temps de conception. Mais à chaque jour la validation devient plus difficile car les systèmes sont de plus en plus hétérogènes. Cette hétérogénéité touche plusieurs aspects du système, comme les niveaux d'abstraction, les APIs et protocoles de communication, les langages de spécification, entre autres. Les points clés pour réduire le temps de validation sont : (1) maîtriser l'intégration des composants hétérogènes à travers de l'adaptation de la communication, (2) et générer automatiquement le modèle de simulation du système.<br />Ainsi, les contributions apportées par ce travail pour accélérer le temps de validation sont: (1) la proposition d'un modèle d'adaptateur de communication basé sur les services pour la cosimulation des systèmes hétérogènes embarqués ; (2) la proposition et l'implémentation d'un flot de génération automatique de modèles de simulation pour les systèmes hétérogènes embarqués. <br />Les approches proposées ont été validées sur deux systèmes hétérogènes embarqués : un modem VDSL et un encodeur MPEG-4.

Ce mémoire présente une technique de BIST dont l'interface est totalement numérique, pour le test fréquentiel de circuits analogiques et mixtes. L'objectif de cette approche est de faciliter les techniques de test à bas coût des Systèmes sur Puce, rendant le test des blocs mixtes compatibles avec l'utilisation de testeurs numériques. La génération de signal de test analogique est réalisée sur la puce elle-même par un filtrage passe-bas d'un train binaire encodé par un modulateur Sigma-Delta. L'analyse harmonique de la réponse analogique est également réalisée sur la puce en utilisant une modulation par un signal carré et une modulation par un modulateur Sigma-Delta. La génération de signal analogique et l'analyse de la réponse de test étant programmables numériquement sur la puce, la compatibilité avec un testeur numérique à faible coût est assurée. L'optimisation des signatures de test est discutée en détail pour trouver un compromis entre temps et qualité du test.

Ces dernières années, les circuits asynchrones sont apparus comme une solution naturelle aux problèmes de conception des circuits synchrones lies aux technologies submicroniques. En s'affranchissant d'une horloge globale et en utilisant un mécanisme de synchronisation locale, les circuits asynchrones se montrent plus fiables, robustes et modulaires que leurs équivalents synchrones. En plus, l'absence de horloge globale permet d'adresser des contraintes de faible consommation, faible bruit et sécurité. Cependant, l'intérêt croissant dans les circuits asynchrones se heurte au manque actuel de méthodes et outils d'aide à la conception de tels circuits.<br />Dans ce cadre, ce travail de thèse porte sur l'étude de la conception de chemins de données asynchrones QDI (de l'anglais, « quasi-delay insensitive »). Initialement, cette thèse propose et évalue une méthode de comparaison de différentes implémentations des circuits asynchrones. Par la suite, les deux principaux opérateurs arithmétiques sont étudiés : les additionneurs et les multiplieurs. Dans cette étude, plusieurs architectures ont été évaluées et l'impact de différents codages de données ont été examinés. La méthode de comparaison et la génération d'opérateurs arithmétiques ont été automatisées de façon à permettre aux concepteurs de circuits de choisir l'implémentation plus adéquate aux contraintes de conception.<br />L'expertise obtenue par l'étude d'opérateurs arithmétiques a aussi permis de généraliser certaines recommandations à la conception de toutes chemins de données asynchrones. Ces recommandations sont à l'origine d'une méthodologie de conception de chemins de données asynchrones. Les résultats de ce travail enrichissent l'outil de conception qu'aide à combler l'espace entre les concepteurs et les circuits asynchrones.

L'intitulé de notre thèse est Systèmes Complexes, outils de CAO et Nanotechnologies. Il concerne l'étude des techniques permettant de configurer un support contenant un nombre très élevé des éléments très simples et interconnectés dans un réseau très complexe, de façon à émuler des systèmes complexes naturels ou artificiels. Dans ce contexte nous proposons une plateforme d'outils CAO qui aide à l'implémentation et à la simulation de ces types de systèmes. Dans un premier temps, nous élaborons un premier outil de cette plateforme permettant d'expérimenter par simulation classique les lois qui gouvernent l'évolution du système cible. Cette simulation permet de valider ou de modifier ces lois avant implémentation dans le nanoréseau. Ensuite, nous utilisons cet outil pour expérimenter divers systèmes complexes tels que des écosystèmes artificiels et des systèmes des particules dans lesquels une géométrie de l'espace-temps relativiste émerge comme une conséquence du type des lois d'interaction des particules.

Les oscillateurs sont des blocs qui figurent dans presque tous les circuits. En effet, ils sont utilisés pour générer les signaux de synchronisation (les horloges), les signaux modulés et démodulés ou récupérer des signaux noyés dans du bruit (détection synchrone). Les caractéristiques de ces oscillateurs dépendent de l'application. Dans le cas des boucles à verrouillage de phase (PLL), il existe de fortes exigences en matière de stabilité et de bruit de phase. En outre, face aux avancées des technologies nanométriques, il est également nécessaire de prendre en compte les effets liés à la variabilité des procédés de fabrication. Aujourd'hui, de nombreuses études sont menées sur les oscillateurs asynchrones en anneau qui présentent des caractéristiques bien adaptées à la gestion de la variabilité et qui offrent une structure appropriée pour limiter le bruit de phase. A ce titre, les anneaux asynchrones sont considérés comme une solution prometteuse pour générer des horloges. Cette thèse étudie les avantages et les potentiels offerts par les oscillateurs asynchrones en anneau. Deux applications principales ont été identifiées. D'une part, ces oscillateurs sont une solution prometteuse pour la génération d'horloges polyphasées à haute fréquence et à faible bruit de phase. D'autre part, ils constituent une alternative simple, dans une certaine mesure aux oscillateurs plus conventionnels et aux DLLs, car ils sont programmables en fréquence numériquement et sont susceptibles de fournir les fonctionnalités d'arrêt de type gated clock de façon native. Plusieurs oscillateurs ont été conçus, implémentés, fabriqués en technologie CMOS 65 nm de STMicroelectronics et, finalement, caractérisés sous pointes. Ces travaux ont notamment permis de démontrer la pertinence de ces oscillateurs et qu'ils constituent une alternative sérieuse aux très classiques oscillateurs en anneau à base d'inverseurs.

L'augmentation constante de la densité d'intégration rend le délai RC dû aux interconnexions prépondérant sur le retard dû aux transistors. Afin de réduire ce délai, l'intégration de matériau;x diélectriques à basse permittivité ainsi que de métaux à basse résistivité (Cu) est envisagée. Cependant la compatibilité de ce type de matériaux avec les différentes étapes élémentaires d'intégration doit être évaluée. Ce travail porte sur l'étude de mécanismes de gravure et l'impact des procédés de retrait résine sur des matériaux de type SiOCH (poreux et non poreux) en vue de leur intégration dans des structures de test avec une architecture simple damascène. Ces structures simple damascène sont caractérisées physiquement et électriquement. La gravure de SiOCH est contrôlée par une couche d'interaction fluorocarbonée qui se forme en surface du diélectrique lors de la gravure. La formation de la couche fluorocarbonée (épaisseur, composition) est contrôlée par les conditions plasma (pression, puissance source...), les gaz utilisés et la composition du matériau. Lorsque le diélectrique est poreux, les espèces réactives du plasma diffusent à travers les pores modifiant le matériau. Ces modifications sont accentuées lors de l'étape de retrait résine. Dans ce dernier cas, il est nécessaire de développer une chimie permettant de trouver un compromis entre une modification latérale du matériau poreux limitant la diffusion de la barrière métallique et l'augmentation de la constante diélectrique.