De nos jours, la réalisation d'un système électronique hétérogène composé de différents sous-systèmes (logiciel, matériel, mécanique, etc..), démarre par une spécification de haut niveau qui est ensuite divisée en différentes parties modélisées en différents langages. Ces nouvelles méthodes requièrent donc de nouvelles techniques d'aide à la conception et de validation afin de réduire le temps de mise sur le marché. La vérification par simulation de tels systèmes consiste à simuler conjointement les différentes parties du système en utilisant les simulateurs appropriés à leur type de modélisation. Ce type de simulation appelé cosimulation doit être réalisable à tous les niveaux de la spécification. Le sujet de cette thèse consiste à étudier un outil de validation par cosimulation. Cet outil doit pouvoir vérifier un système complet tout au long de son flot de conception par simulation à l'aide de simulateurs concurrentiels communicants. Chaque partie du système est simulée, éventuellement sur une machine distante pour respecter la délocalisation des groupes de travail, mais surtout par un simulateur spécifique à son domaine d'application. La cosimulation multiniveaux peut être de deux types. Le premier est la cosimulation fonctionnelle. Elle permet une validation de l'interconnexion des sous-systèmes entre eux. Le second est la cosimulation temporelle. Elle permet d'ajouter à la cosimulation fonctionnelle une synchronisation en temps des différents simulateurs. L'interface de cosimulation a été utilisée avec succès sur des applications industrielles, tout particulièrement sur des exemples du monde automobile chez PSA (Peugeot-Citroën). Au niveau multilangage, elle permet actuellement d'inclure des langages tels que SDL, COSSAP, MATLAB, SABER, VHDL et le C, bénéficiant ainsi d'une variété de langages pour la spécification.

La sûreté de fonctionnement des systèmes électroniques est un sujet de plus en plus complexe en raison des avancées technologiques et architecturales. Les structures comportant à la fois un grand nombre de composants et conçues à partir de technologies agressives sont parmi celles dont les problèmes de fiabilité doivent être considérés avec la plus grande attention. Parmi ces structures, les calculateurs parallèles intégrés, puissants accélérateurs de calcul dans un volume réduit, se doivent d'assurer un niveau de fiabilité élevé à ses utilisateurs. Dans cette thèse, nous proposons une méthode d'amélioration de la fiabilité dédiée à ces calculateurs fondée sur des techniques originales de test et de tolérance aux fautes. La méthode de tolérance aux fautes consiste en une reconfiguration du réseau sur 2 niveaux de hiérarchie physique, fondée sur la connaissance permanente de l'état de la structure obtenue par un test périodique ou concurrent. Nous montrons alors comment il est possible, au moyen d'un ajout matériel minimisé et modulaire, d'atteindre des taux de fiabilité équivalents à ceux d'un des composants de la structure d'origine.

Cette thèse propose des nouvelles méthodes de conception et de test des systèmes CMOS intégrés, permettant d'augmenter la fiabilité et la tolérance aux pannes en technologies submicroniques profonds, et répondre à l'augmentation des défauts non-décelables au test de fabrication et à la sensibilité accrue aux aléas dus aux rayons cosmiques. Pour améliorer la détection de fautes dans les circuits CMOS complexes, des capteurs de courant intégrés à haute vitesse et sensibilité fonctionnant sous faible tension d'alimentation sont proposés. Les algorithmes de mesure de courants IDDQ, développés parallèlement, sont analysés et optimisés en synergie avec des techniques de conception à faible consommation. L'utilisation de capteurs de courant a été étendue à un test en-ligne qui permet de détecter les fautes permanentes dans les applications critiques, et de corriger les erreurs dans les mémoires SRAM par codage de parité. Cette approche a été validée par des tests sous rayonnement sur des circuits prototypes. Une stratégie de conception de circuits CMOS immunes aux aléas indépendante de la technologie utilisée a été ensuite développée, basée sur des techniques de redondance locale. Sa validation expérimentale par des tests sous rayonnement a été effectuée sur des circuits prototypes réalisés en technologies CMOS commerciales de 1,2 , 0,8 et 0,25 microns. L'analyse des techniques de durcissement implantées a été faite à l'aide de méthodes de test intégré et en utilisant des équipements laser aux impulsions. Des mécanismes d'erreurs et une sensibilité aux aléas liés à la topologie ont été mis en évidence et caractérisés. En réponse, on a élaboré des règles de conception spécifiques, conduisant à un durcissement topologique aux aléas. Une bibliothèque de cellules séquentielles durcies a été développée, en vue de son utilisation dans un modem ASIC dédié à un satellite expérimental qui sera mis en orbite en 2001.

Ce travail présente la conception d'une boucle analogique numérique verrouillée sur l'amplitude du signal d'entrée. Cette boucle permet la quantification d'un échantillon en un nombre variable de cycles élémentaires. Son application à la conversion analogique numérique constitue un premier pas vers la création de nouvelles architectures de convertisseurs. La boucle repose sur une recherche locale du signal pour exploiter la redondance inter-échantillons des signaux réels. Cinq algorithmes de quantification sont présentés. Ce principe permet une réduction du nombre moyen de cycles de quantification par échantillon par rapport aux Convertisseurs à Approximations Successives (CAS), pour une complexité électronique équivalente. Ce gain en termes de nombre moyen de cycles par échantillon est converti en économie d'énergie ou en gain de vitesse par le biais de trois architectures de conversion proposées. La première architecture est conçue pour la basse consommation et conduit à des gains de consommation de 47% à 87% par rapport au CAS. La deuxième est conçue pour la vitesse. Les résultats montrent un nombre moyen de cycles de conversion par échantillon proche de 1 pour deux des trois signaux de test. Ces résultats sont comparables aux performances d'un convertisseur Flash et sont obtenus avec 2 comparateurs seulement par rapport aux 255 comparateurs d'un Flash équivalent. La troisième architecture est conçue pour la précision temporelle et dynamique. Elle repose sur la logique asynchrone et permet la construction d'une borne à temps continu du signal.

L'intitulé de notre thèse est Systèmes Complexes, outils de CAO et Nanotechnologies. Il concerne l'étude des techniques permettant de configurer un support contenant un nombre très élevé des éléments très simples et interconnectés dans un réseau très complexe, de façon à émuler des systèmes complexes naturels ou artificiels. Dans ce contexte nous proposons une plateforme d'outils CAO qui aide à l'implémentation et à la simulation de ces types de systèmes. Dans un premier temps, nous élaborons un premier outil de cette plateforme permettant d'expérimenter par simulation classique les lois qui gouvernent l'évolution du système cible. Cette simulation permet de valider ou de modifier ces lois avant implémentation dans le nanoréseau. Ensuite, nous utilisons cet outil pour expérimenter divers systèmes complexes tels que des écosystèmes artificiels et des systèmes des particules dans lesquels une géométrie de l'espace-temps relativiste émerge comme une conséquence du type des lois d'interaction des particules.

Cette thèse présente de nouvelles approches pour la gestion d'énergie dans un microsystème autonome. Le microsystème autonome est la nouvelle génération des nœuds de capteurs sans fil. Le microsystème autonome est alimenté via un microgénérateur qui récolte l'énergie ambiante. Cette thèse s'est déroulée dans le cadre du projet européen VIBES (VIBration Energy Scavenging FP6 IST-1-STREP-507911). Ce projet s'intéresse à récolter l'énergie ambiante issue de vibrations mécaniques. La problématique dans la conception du module de gestion d'énergie est la très basse tension (dizaines de millivolts), et l'ultra basse puissance (centaine de nanowatts) fournie par le microgénérateur. Trois approches sont proposées dans cette thèse. La première approche est une technique pour l'amplification de la tension du microgénérateur. Celle-ci est vérifiée par l'application d'une technique de commutation dite SSH (Synchronized Switch Harvesting). Cette technique est validée pour des générateurs de taille centimétrique. L'influence de la réduction d'échelle sur cette technique est étudiée, et une technique plus convenable pour les microgénérateurs est proposée. La deuxième approche est l'utilisation d'un multiplicateur de tension. Ce multiplicateur joue le rôle d'un AC/DC et DC/DC. Il accepte une tension d'entrée d'amplitude très faible (dizaines de millivolts). Le fonctionnement du multiplicateur à ces très basses tensions est basé sur une nouvelle structure de diode à très basse tension de seuil. La troisième approche est la proposition d'un convertisseur AC/DC ultra basse consommation (dizaines de nanowatt). Ce convertisseur peut rectifier des signaux d'amplitude de l'ordre de quelques millivolts. Les trois approches sont implémentées en utilisant deux technologies de fabrication de circuits intégrés.

L'évolution des technologies d'intégration sur silicium permet de réaliser des systèmes sur puce (SoC) implémentant un nombre croissant d'unités de traitement. Les structures de communication sur puce deviennent un lélément essentiel pour la conception d'un SoC. dans ce contexte, le LETI propose une plateforme implémentant les fonctionnalités de la couche physique pour des systèmes de télécommunication sans-fil haut-débit en utilisant une architecture de réseaux sur puces (NoC). Les contributions de cette thèse portent d'abord sur la modélisation des NoC. L'environnement de modélisation proposé est basé sur l'outil de simulation NS-2. Ensuite, les travaux abordent les problèmatiques de la gestion des communications et du contrôle des traitements avec un système distribué sur un NoC. La solution présentée utilise une architecture d'interface réseau reconfigurable associée à chaque unité de traitement. L'ensemble de cette approche a été modélisé et simulé dans un environnement mixte VHDL et SystemC.

L'utilisation croissante de MEMS dans des applications dont le mauvais fonctionnement aurait un impact important sur la sécurité ou la vie des personnes a accéléré le besoin de méthodes robustes de test. Les mécanismes de défaillance et les dynamiques de MEMS sont complexes et plus souvent mal compris. C'est dû à leur nature multi-physique qui les rend complexes pour la conception et le test. La fabrication en outre est compliquée par le besoin de nouvelles étapes de fabrication en particulier quand des techniques de System-in-Package (SiP) sont employées. Ces techniques d'encapsulation posent beaucoup de problèmes de test. Dans ce secteur, les techniques de BIST des circuits analogiques et mixtes ont attiré un intérêt industriel considérable pour aider à réduire les difficultés de test. Dans cette thèse nous proposons un BIST fonctionnel pseudo-aléatoire pour MEMS. Nous présentons l'utilisation des impulsions électriques pseudo-aléatoires qui ont l'avantage d'être facilement produit sur-puce. Nous montrons comment différents types de stimuli pseudo-aléatoires peuvent être exploités en vue de BIST pour les MEMS linéaires et non linéaires. En général, nous prouvons que les séquences pseudo-aléatoires à deux niveaux sont suffisantes pour examiner les MEMS linéaires et non linéaires. En outre, alors que les séquences à deux niveaux sont suffisantes pour caractériser les MEMS linéaires, nous décrivons comment l'utilisation des séquences pseudo-aléatoires à multi niveaux est nécessaire pour la caractérisation des MEMS non linéaires. La réponse de test est digitalisée en utilisant un CAN intégré et autotestable, et un circuit numérique simple vient après pour calculer des échantillons de la réponse impulsionnelle de MEMS linéaire, ou des échantillons du noyau de Volterra de MEMS non linéaire. Après, ces échantillons (appelés signature de test) sont comparés avec leurs intervalles de tolérance et finalement un signal binaire est produit par le BIST pour indiquer si le MEMS a passé où échoué le test. Nous employons les simulations Monte Carlo pour dériver les intervalles de tolérance de la signature de test. Les simulations Monte Carlo sont également employées pour former la signature de test en effectuant une analyse de sensibilité, et pour injecter les variations paramétriques pour calculer les métriques de test et optimiser les paramètres de conception du BIST pseudo-aléatoire. Nous avons appliqué le BIST pseudo-aléatoire pour des MEMS tel que les accéléromètres commercialisés et des micropoutres fabriquées au sein du Group RMS. Des résultats expérimentaux satisfaisants ont été obtenus.

Thesis (M.S.)--Naval Postgraduate School, 2003. / Title from title screen (viewed Oct. 10, 2003). "June 2003." Includes bibliographical references (p. 69-71). Also issued in paper format.

Thesis (M. S.)--Mechanical Engineering, Georgia Institute of Technology, 2009. / Committee Chair: Ume, I. Charles; Committee Member: Kalaitzidou, Kyriaki; Committee Member: Mayor, J. Rhett. Part of the SMARTech Electronic Thesis and Dissertation Collection.