En aquesta tesi es detalla la metodologia per obtindre sensors de gasos basats en òxid de tungstè nanoestructurat sobre suports micromecanitzats de silici. Aquesta nanoestructuració s’ha fet mitjançant una capa d’alúmina porosa como a motlle, pel que s’ha desenvolupat una metodologia per a compatibilitzar l'anodització de l’alumini, i altres metalls com el tungstè, amb els processos estàndards del silici. S’han desenvolupat dos tipus de capes nanoestructurades, nanotubs i nanopunts de WO3. Els nanotubs s’han obtingut depositant mitjançant polvorització catòdica reactiva la capa sensible sobre alúmina porosa recobrint les parets dels pors. Els nanopunts s’han obtingut anoditzant una bicapa d’alumini i tungstè, on la primera anodització crea la alúmina porosa i la segona fa créixer els nanopunts d’òxid de tungstè en la base dels pors. S’ha analitzat la composició, morfologia i funcionament com a sensors de gasos d’ambdós materials nanoestructurats i s’han comparat els resultats amb sensors basats en materials sense nanoestructuració. / En esta tesis se detalla la metodologia para obtener sensores de gases basados en óxido de tungsteno nanoestructurado sobre soportes micromecanizados de silicio. Dicha nanoestructuración se ha obtenido empleando una capa de alúmina porosa como molde, por lo que se desarrolla una metodología para compatibilizar la anodización del aluminio, y otros metales como el tungsteno, con los procesos estándares del silicio. Se han desarrollado dos tipos de capas nanoestructuradas, nanotubos y nanopuntos de WO3. Los nanotubos se han obtenido depositando por pulverización catódica reactiva la capa sensible sobre alúmina porosa recubriendo las paredes de sus poros. Los nanopuntos se han obtenido anodizando una bicapa de aluminio y tungsteno, donde la primera anodización crea la alúmina porosa y la segunda hace crecer los nanopuntos de óxido de tungsteno en la base de los poros. Se ha analizado la composición, morfología y funcionamiento como sensores de gases en ambos casos y se han comparado los resultados con los de sensores sin nanoestructuración. / This thesis shows the methodology to obtain nanostructured tungsten oxide layer as sensing material on silicon micromachined gas sensor devices. A porous anodised alumina layer was used as pattern to obtain it, so a technique has been developed to make compatible the anodising of aluminium and other metals like tungsten with the standard silicon processes. Two different nanostructuring approaches were developed, nanotube and nanodot based tungsten oxide layers. The WO3 nanotube layer has been obtained by the tungsten oxide deposition using reactive sputtering on the porous alumina layer. As a result a continuous sensing layer coats the pores without clogging them. WO3 nanodot layers were obtained by the anodising of an aluminium and tungsten bilayer, where the first anodising process grows the porous alumina layer and the second one generates the tungsten oxide nanodots in the end of the pores. Compositional and morphological studies and the study of their behaviour as gas sensors where conducted for the two nanomaterials. The results have been compared with the flat tungsten oxide layers on micromachined gas sensors.

The main objective of this research is to examine the performance, power noise, and thermal trade-offs in modern traditional (2D) and three-dimensionally-integrated (3D) architectures and to present design automation tools and physical design methodologies that enable higher reliability while maintaining microarchitectural performance for these systems. Five main research topics that support this goal are included. The first topic focuses on thermal reliability. The second, third, and fourth, topics examine power-supply noise. The final topic presents a set of physical design and analysis methodologies used to produce a 3D design that was sent for fabrication in March of 2010. The first section of this dissertation details a microarchitectural floorplanning algorithm that enables the user to choose and adjust the trade-off between microarchitectural performance and general operating temperature in both 2D and 3D systems, which is a major determinant of overall reliability and chip lifetime. Simulation results demonstrate that the algorithm performs as expected and successfully provides the user with the desired trade-off. The first section also presents a thermal-aware microarchitectural floorplanning algorithm designed to help reduce the operating temperature of the cores in the unique environment present within multi-core processors. Heat-coupling between neighboring cores is considered during the optimization process to provide floorplans that result in lower maximum temperature. The second section explores power-supply noise in processors caused by fine-grained clock-gating and describes a floorplanning algorithm created to work with an active noise-canceling clock-gating controller. Simulation results show that combining these two techniques results in lower power-supply noise with minimal processor performance impact. The third section turns to future 3D systems with a large number of stacked active layers (many-tier systems) and examines power-supply delivery challenges in these systems. Parasitic resistance, capacitance, and inductance are calculated for the 3D vias, and the results of scaling various parameters in the power-supply-network design are presented. Several techniques for reducing power-supply-network noise in these many-tier systems are explored. The fourth section describes a layout-level analysis of a novel power distribution through-silicon-via topology and it's effect on IR-drop and dynamic noise. Simulations show that both types of power-supply noise can be reduced by more than 20\% in systems with non-uniform per-tier power dissipation when using the proposed topology. The final section explains the physical design and analysis techniques used to produce the layouts for 3D-MAPS, a 64-core 3D-stacked memory-on-processor system targeted at demonstration of large memory bandwidth using 3D connections. The 3D-aware physical design flow utilizing non-3D-aware commercial tools is detailed, along with the techniques and add-ons that were developed to enable this process.

Advancements in very large scale integration (VLSI) technology have led to unprecedented transistor and interconnect scaling. Further miniaturization by traditional IC scaling in future planar CMOS technology faces significant challenges. Stacking of ICs (3D IC) using three dimensional (3D) integration technology helps in significantly reducing wiring lengths, interconnect latency and power dissipation while reducing the size of the chip and enhancing performance. Interposer technology with ultra-fine pitch interconnections needs to be developed to support the huge I/O connection requirement for packaging 3D ICs. Through vias in stacked silicon ICs and interposers are the key components of a 3D system. The objective of this dissertation is to model through vias in 3D silicon and glass interposers and, to address power and high-speed signal integrity issues in 3D interposers considering silicon biasing effects. An equivalent circuit model of the through via in silicon interposer (Si TPV) has been proposed considering the bias voltage dependent Metal-Oxide-Semiconductor (MOS) capacitance effect. Important design guidelines and optimizations are proposed for Si TPVs used in the signal delivery network, power delivery network (PDN), and as variable capacitors. Through vias in glass interposers (Glass TPVs) are modeled, designed and simulated by using electromagnetic field solvers. Signal and power integrity analyses are performed for silicon and glass interposers. PDN design is proposed by utilizing the MOS capacitance of the Si TPVs for decoupling.

Diffusion behavior of spin cast polymer thin films was studied in detail as a function of film thickness. Diffusion coefficients of water molecules in poly(methyl methacrylate) (PMMA) were found to decrease from 10-8 cm2/s in thick films to 10-13 cm2/s in ultra-thin films. In order to probe if there is a characteristic length scale set by the polymer chain size, the effect of PMMA molecular weights on this behavior was tested and deviation of diffusion coefficient from bulk was observed in all molecular weights of PMMA investigated. Diffusion coefficients in these films was also studied as a function of aging time at 25°C and was not found to change significantly over a time period of approximately four months. The impact of residual casting solvent in thick and thin films was studied and found to have no influence in the diffusion behavior. Positron Annihilation Lifetime Spectroscopy (PALs) was used to probe the free volume (FV) pocket size and its distribution within the film as a function of film thickness in PMMA. Decrease in FV pocket size was found to be one of the general underlying causes for such thickness dependent diffusion behavior observed in thin polymer films. In addition, Protracted Colored Noise Dynamics (PCND) that enables efficient sampling of phase space and faster relaxation of the systems compared to Molecular Dynamics (MD) was investigated for its extensibility to three dimensional systems and was found to be sensitive to initial conformation.

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L'approche proposée se déroule selon un flot itératif en trois étapes. L'une concerne la modification et le développement rapide du modèle exécutable de l'architecture. Une autre vise le portage rapide des logiciels. La troisième est l'exploration d'architecture logicielle et matérielle. Un outil a été développé pour créer et modifier rapidement un HMPSoC à partir de sous-systèmes de traitement paramétrables. Une méthode permet d'adapter le logiciel sur une architecture, elle inclut: paramétrer manuellement le logiciel applicatif, l'extraction automatique des caractéristiques de l'architecture, la génération des sources de bas niveau. Enfin une méthode permet d'effectuer des simulations multi-niveaux des processeurs. Les simulations de haut niveau servent pour exécuter rapidement les logiciels embarqués, les simulations précises en mode bas niveau (ISS) pour mesurer les performances. Suivant les résultats, l'architecture et les logiciels sont modifiés et le cycle peut reprendre.

La part du logiciel est de plus en plus importante dans les circuits électroniques spécifiques. Ce logiciel, complexe, doit pouvoir être décrit en faisant abstraction du matériel : il est alors nécessaire de fournir une couche logicielle faisant l'interface entre le logiciel de haut niveau et l'architecture spécifique. Cette étape, appelée «ciblage logiciel» est uneétape fastidieuse qu'il serait intéressant d'automatiser. Ce mémoire propose de réaliser automatiquement cette étape en générant des systèmes d'exploitation spécifiques à l'architecture et à l'application logicielle. L'outil de ciblage présenté prend en entrée une spécification de l'architecture et de l'application, et produit en sortie le code des systèmes d'exploitation spécifiques pour chaque processeur en sélectionnant et assemblant des éléments contenus dans une bibliothèque. La spécification logicielle prend la forme de tâches interconnectées dont le comportement est indépendant de l'architecture : une API (pour «Application Programming Interface» en anglais) est fournie par les systèmes d'exploitation pour réaliser les opérations dépendant de l'architecture telles que les communications. Cet outil a été utilisé pour une application VDSL. L'objectif était de générer deux systèmes d'exploitation pour deux processeurs ARM7, avec plusieurs protocoles de communication et de synchronisation. Les systèmes générés se sont avérés de très petites tailles, et leurs performances se comparent favorablement à celles des systèmes d'exploitation commerciaux.

Le test en ligne assure une fonction de surveillance, permettant de combler les lacunes des techniques classiques de test hors ligne en ce qui concerne les aspects de sûreté de fonctionnement. Les systèmes digitaux linéaires représentent une classe importante de circuits utilisés dans nombreuses applications critiques militaire, nucléaire, spatiale etc.Pour cela, le problème de test en ligne des systèmes digitaux linéaires est très important car une erreur de données pendant le fonctionnement normal peut entraîner de graves conséquences.L'objet de ce travail de thèse est d'étudier et d'implémenter une nouvelle approche de conception et d'intégration des détecteurs de défauts en ligne pour les systèmes digitaux linéaires. La méthode proposée, de détection de fautes, est basée sur l'exploitation de la redondance analytique décrivant les relations entre l'historique des signaux d'entrées et de sorties du système sous test. Les algorithmes développés permettent aussi d'assurer une sensibilité minimale des détecteurs aux bruits alors qu'elle est maximale pour les fautes.

La conception d'un système électronique devient de plus en plus difficile pour des raisons de complexité et d'hétérogénéité sans cesse croissantes, ajouté à cela, les méthodes de travail et les compétences des concepteurs évoluent moins vite que les possibilités techniques d'intégration. Ces constatations amènent à la conclusion que les méthodes de conception actuelles avouent leurs limites et ont besoin d'évoluer. Le sujet de cette thèse porte sur une méthode de conception permettant d'appréhender de façon globale un système électronique complexe. Cette méthode repose sur une approche modulaire d'un système où sont séparés le comportement d'un module et les communications entre les modules. Le raffinement et la simulation de chaque module sont confiés aux outils habituels et adaptés au domaine d'application. La coordination globale est décrite au travers d'un langage de coordination et la simulation globale fait appel à la technique de cosimulation géographiquement répartie. L'environnement de raffinement des communications permet de préciser le comportement des communications afin de suivre le raffinement du comportement des modules jusqu'à la synthèse. La méthode présentée doit permettre de réduire significativement le temps de mise sur le marché d'un produit par son approche globale permettant de simuler très tôt un système. Cette méthode, et plus particulièrement l'environnement de cosimulation, a été utilisée avec succès lors d'une expérience menée en collaboration avec le CNET(France Télécom), ST–microelectronics et AREXSYS.