Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

L'objectif de cette thèse est de mettre au point une nouvelle méthodologie pour la synthèse comportementale. La synthèse comportementale traditionnelle peut e^tre défini comme la compilation d'une spécification algorithmique en une architecture composée d'un chemin de données et d'un contrôleur. Le flux de synthèse comprend généralement l'ordonnancement, l'allocation, la génération du chemin de données et la synthèse du contrôleur. Les algorithmes de ces étapes de synthèse ont été intensivement étudiés dans la littérature alors que la recherche de l'intégration des outils de synthèse comportementale aux flux de conception existants ne fait pas partie de travaux de recherches. En dépit de grandes espérances, les outils de synthèse comportementale traditionnels ne sont jamais parvenus à être acceptés par les concepteurs. Afin de répondre à ces problèmes, la redéfinition de la synthèse comportmenetale est donc nécessaire. Dans cette thèse, nous proposons un nouveau flux de synthèse puissant basé uniquement sur l'étape d'ordonnancement. Cet ordonnancement est étendu d'une part, d'une analyse de chemin de données pour l'ouverture vers des applications mixtes, d'autre part, d'une étape de génération du code permettant l'adaptation efficace de l'ordonnancement avec la synthèse au niveau transfert de registres. L'efficacité du nouveau flux est prouvée par deux applications complexes et industrielles, et par son intégration dans un flux de synthèse système

Durant leurs utilisations, les produits électroniques sont soumis à des décharges électrostatiques (en anglais : ESD - ElectroStatic Discharge) pouvant induire des erreurs de fonctionnements et/ou leur destructions. Pour s'affranchir de ce type de défaillances, des tests sont effectués dans l'industrie suivant différents standards, comme l'IEC61000-4-2 ou l'ISO10605 pour l'automobile. Lorsqu'une défaillance du produit est révélée, il n'existe aucun outil, aucune méthode permettant d'analyser ou de prédire le comportement du système. Les concepteurs doivent remanier le produit jusqu'à ce que celui-ci remplisse les exigences du standard ou des clients, sans avoir suffisamment de méthodes d'investigation pour comprendre les mécanismes de dégradation durant la décharge. Ceci peut conduire à de nombreuses conceptions avant de trouver une solution qui n'est pas forcément la plus efficace et la plus économique. Les travaux présentés dans ce document sont orientés sur le développement de méthodes de modélisation et de caractérisation permettant d'analyser un système et de comprendre les modes de propagation et de défaillance lorsque survient une décharge électrostatique sur une carte électronique. Etant donné les niveaux de complexité qu'il faut gérer pour un système complet, la méthodologie de modélisation mise en œuvre est basée sur une description comportementale hiérarchique utilisant le langage VHDL-AMS. Cette méthode est destinée à analyser la propagation du courant de décharge dans un système depuis un générateur ESD jusqu'aux phénomènes internes à la puce. En parallèle nous avons été amenés à développer, sur la base de méthodes existantes, des techniques de mesure permettant une investigation plus poussée que celles proposées dans les standards. Les mesures, obtenues à l'aide ces techniques permettent de réaliser des corrélations avec les simulations. Toute cette approche a été validée au travers de trois cas d'étude. Grâce à ces méthodes cette thèse propose aux concepteurs de système des outils leur permettant d'analyser l'impacte d'un phénomène ESD dans un système aussi bien d'un point de vue robustesse que susceptibilité.

Ce manuscrit présente une méthode de conception au niveau système reposant sur la programmation fonctionnelle typée et visant à atténuer certains des problèmes complexifiant le développement des systèmes numériques modernes, tels que leurs tailles importantes ou la grande variété des blocs les constituant. Nous proposons un ensemble de mécanismes permettant de mélanger au sein d'un même design plusieurs formalismes de description distincts ("modèles de calcul") se situant potentiellement à des niveaux d'abstraction différents. De plus, nous offrons au concepteur la possibilité d'expliciter directement les paramètres explorables de chaque sous-partie du design, puis d'en déterminer des valeurs acceptables via une étape d'exploration partiellement ou totalement automatisée réalisée à l'échelle du système. Les gains qu'apportent ces stratégies nouvelles sont illustrés sur plusieurs exemples.

Les réseaux sur puces (SoCs - Networks-on-chip) sont apparus durant la dernière décennie en tant que solution flexible et efficace pour interconnecter le nombre toujours croissant d'éléments inclus dans les systèmes sur puces (SoCs - Systems-on-chip). Les réseaux sur puces sont en mesure de répondre aux besoins grandissants en bande-passante et en scalabilité tout en respectant des contraintes fortes de performances. Cependant, ils sont habituellement caractérisés par un grand nombre de paramètres architecturaux et d'implémentation qui forment un vaste espace de conception. Dans ces conditions, trouver une architecture de NoC adaptée aux besoins d'une plateforme précise est un problème difficile. De plus, la plupart des grands choix architecturaux (topologie, routage, qualité de service) sont généralement faits au niveau architectural durant les premières étapes du flot de conception, mais mesurer les effets de ces décisions majeures sur les performances finales du système est complexe à un tel niveau d'abstraction. Les analyses statiques (méthodes non basées sur des simulations) sont apparues pour répondre à ce besoin en méthodes d'estimations des performances des SoCs fiables et disponibles rapidement dans le flot de conception. Au vu du haut niveau d'abstraction utilisé, il est irréaliste de s'attendre à une estimation précise des performances et coûts de la puce finale. L'objectif principal est alors la fidélité (caractérisation des grandes tendances d'une métrique permettant une comparaison équitable des alternatives) plutôt que la précision. Cette thèse propose une méthodologie de modélisation pour concevoir des analyses statiques des coûts des composants des NoCs. La méthode proposée est principalement orientée vers la généralité. En particulier, aucune hypothèse n'est faite ni sur le nombre de paramètres des composants ni sur la nature des dépendances de la métrique considérée sur ces mêmes paramètres. Nous sommes alors en mesure de modéliser des composants proposant des millions de possibilités de configurations (ordre de 1e+30 possibilités de configurations) et d'estimer le coût de réseaux sur puce composés d'un grand nombre de ces composants au niveau architectural. Il est complexe de modéliser ce type de composants avec des modèles analytiques expérimentaux à cause du trop grand nombre de possibilités de configurations. Nous proposons donc un flot entièrement automatisé qui peut être appliqué tel quel à n'importe quelles architectures et technologies. Le flot produit des prédicteurs de coûts des composants des réseaux sur puce capables d'estimer les différentes métriques pour n'importe quelles configurations de l'espace de conception en quelques secondes. Le flot conçoit des modèles analytiques à grains fins sur la base de résultats obtenus au niveau porte et d'une méthode d'apprentissage automatique. Il est alors capable de concevoir des modèles présentant une meilleure fidélité que les méthodes basées uniquement sur des théories mathématiques tout en conservant leurs qualités principales (basse complexité, disponibilité précoce). Nous proposons d'utiliser une méthode d'interpolation basée sur la théorie de Kriging. La théorie de Kriging permet de minimiser le nombre d'exécutions du flot d'implémentation nécessaires à la modélisation tout en caractérisant le comportement des métriques à la fois localement et globalement dans l'espace. La méthode est appliquée pour modéliser la surface logique des composants clés des réseaux sur puces. L'inclusion du trafic dans la méthode est ensuite traitée et un modèle de puissance statique et dynamique moyenne des routeurs est conçu sur cette base. / In the last decade, Networks-on-chip (NoCs) have emerged as an efficient and flexible interconnect solution to handle the increasing number of processing elements included in Systems-on-chip (SoCs). NoCs are able to handle high-bandwidth and scalability needs under tight performance constraints. However, they are usually characterized by a large number of architectural and implementation parameters, resulting in a vast design space. In these conditions, finding a suitable NoC architecture for specific platform needs is a challenging issue. Moreover, most of main design decisions (e.g. topology, routing scheme, quality of service) are usually made at architectural-level during the first steps of the design flow, but measuring the effects of these decisions on the final implementation at such high level of abstraction is complex. Static analysis (i.e. non-simulation-based methods) has emerged to fulfill this need of reliable performance and cost estimation methods available early in the design flow. As the level of abstraction of static analysis is high, it is unrealistic to expect an accurate estimation of the performance or cost of the chip. Fidelity (i.e. characterization of the main tendencies of a metric) is thus the main objective rather than accuracy. This thesis proposes a modeling methodology to design static cost analysis of NoC components. The proposed method is mainly oriented towards generality. In particular, no assumption is made neither on the number of parameters of the components nor on the dependences of the modeled metric on these parameters. We are then able to address components with millions of configurations possibilities (order of 1e+30 configuration possibilities) and to estimate cost of complex NoCs composed of a large number of these components at architectural-level. It is difficult to model that kind of components with experimental analytical models due to the huge number of configuration possibilities. We thus propose a fully-automated modeling flow which can be applied directly to any architecture and technology. The output of the flow is a NoC component cost predictor able to estimate a metric of interest for any configuration of the design space in few seconds. The flow builds fine-grained analytical models on the basis of gate-level results and a machine-learning method. It is then able to design models with a better fidelity than purely-mathematical methods while preserving their main qualities (i.e. low complexity, early availability). Moreover, it is also able to take into account the effects of the technology on the performance. We propose to use an interpolation method based on Kriging theory. By using Kriging methodology, the number of implementation flow runs required in the modeling process is minimized and the main characteristics of the metrics in space are modeled both globally and locally. The method is applied to model logic area of key NoC components. The inclusion of traffic is then addressed and a NoC router leakage and average dynamic power model is designed on this basis.

L'objectif de ce travail de thèse est le développement d'une méthodologie pour la génération rapide <br />d'architectures flexibles et modulaires pour les systèmes distribués. Cette approche, appelé aussi <br />"prototypage virtuel", est une étape essentielle dans le processus de conception conjointe des systèmes mixtes logiciel/matériel. Les approches de recherche dans ce domaine sont motivées par le besoin urgent de prototypes pour valider la spécification, par la disponibilité des outils et des environnements de synthèse pour les parties logicielles et matérielles. <br />Le prototypage virtuel permet à la fois la manipulation du domaine logiciel ainsi que du domaine matériel. Il prend en entrée une architecture hétérogène composée d'un ensemble de modules distribués issu du découpage matériel/logiciel et génère des descriptions exécutables pour des éléments matériels et logiciels. Ce travail décrit une stratégie de prototypage virtuel pour la co­synthèse (génération des modules matériels et logiciels sur une plate­forme architecturale) et la co­simulation (c'est­à­dire la simulation conjointe de ces deux composants) dans un environnement unifié. Ces travaux définissent également le développement d'un environnement de co­simulation distribué et flexible permettant l'utilisation de différents outils de simulation, de langages, la génération de modèles matériels et logiciels synthésisables et l'ordonnancement des modèles multiprocesseurs sur une architecture <br />monoprocesseur. Cette approche, présentée dans la conférence ED&TC, a obtenu le prix de l'année 1995. Des outils ont été mis en pratique dans l'environnement de conception conjointe Cosmos. Ce travail a aussi fait <br />l'objet d'un transfert de technologie au profit de SGS­Thomson Microelectronics. Les outils développés au cours de cette thèse ont été utilisés pour les projets Européens COMITY (particulièrement utilisé par l'Aérospatiale Missiles à Toulouse et Intracom en Grèce) et CODAC, et par d'autres groupes comme le FZI de l'université de Tübingen et PSA à Paris.

Les impressionnantes avancées techniques et technologiques dans les deux domaines des semiconducteurs et de l'ingénieurie logicielle ont permis aux Système sur puces (System-on-Chip "SoC") d'intégrer des applications complexes et interdépendantes. Ces progrès vont de pair avec la complexité accrue des systèmes et de leur hétérogénéité. Ainsi, les concepteurs ont été forcé à réévaluer leurs méthodes de conception et d'élever le niveau d'abstraction au niveau système en ciblant la conception de l'ensemble du SoC plutôt que des composants individuels. L'objectif de ce travail de thèse est de fournir aux concepteurs systèmes les moyens nécessaires (au niveau méthodologique et au niveau outils) pour estimer les performances du système et évaluer rapidement les décisions de conception, idéalement trés tôt dans le flot de conception. Notre contribution portera sur deux aspects principaux: (1) L'aspect conceptuel: où nous avons défini (en utilisant les concepts de métamodélisation UML) des concepts de modélisation permettant d'étudier l'effet de la gestion et du partage des ressources sur les performances globales du système (les "noeuds virtuels") . En outre, nous avons introduit le concept de "Patron de communication" pour la modélisation de l'interaction entre les éléments d'architecture afin d'assurer l'orthogonalisation des concepts de l'exécution et de la communication. (2)L'aspect simulation: Un simulateur en SystemC a été développé pour simuler les modèles UML proposés. La simulation est faite à haut niveau d'abstraction et elle est plus rapide que l'exécution en temps réel. L'approche proposée a été appliquée pour la modélisation de la couche physique du protocole de télécommunications mobile de 4ème génération (LTE, Long Term Evolution) sur un DSP muli-core produit par Freescale. Les résultats ont été validés en les comparant avec l'implémentation réelle. Thèmes clés: Modélisation et conception au niveau système, UML pour les systèmes embarqués, la gestion et le partage des ressources, la modélisation de la communication, l'estimation des performances, les systèmes de télécommunication

L'exploration de l'espace de conception au niveau système est effectuée tôt dans le flot de conception des systèmes embarqués et des systèmes sur puce. L'objectif est d'identifier un partitionnement matériel / logiciel approprié qui réponde à un ensemble de contraintes concernant la fonctionnalité, la performance, la surface de silicium, la consommation d'énergie, etc. Lors des étapes de conception précoces, des modèles de système précis, tels que des modèles RTL, peuvent être encore indisponibles. Par ailleurs, la complexité de ces modèles présente l'inconvénient d'être exigeant et lent dans la vérification. Il est communément admis que le seul remède à ce problème est l'abstraction, ce qui a engendré l'apparition de plates-formes virtuelles basées sur des techniques telles que la modélisation au niveau transactionnel. Étant non fonctionnels, les modèles \textit{approximately timed} vont encore plus loin en faisant l'abstraction de données simplement selon leur présence ou absence et en introduisant des instructions symboliques. La méthodologie DIPLODOCUS et son profil UML correspondant réalisent les abstractions susmentionnées. La méthodologie s'appuie sur l'approche en Y, qui traite des fonctionnalités (appelées application) et leur réalisation (appelée architecture) de manière orthogonale. La sémantique formelle de DIPLODOCUS ouvre conjointement la voie à la simulation et à la vérification formelle, ce qui a été démontré préalablement a ce travail. Cette thèse propose des améliorations à la méthodologie qui permettent la vérification des propriétés fonctionnelles et non fonctionnelles. Au début, nous nous concentrons sur la façon dont les propriétés fonctionnelles sont exprimées. Puisque la vérification des modèles de haut niveau est habituellement réalisée avec la logique temporelle, nous suggérons une façon plus intuitive qui correspond au niveau d'abstraction du modèle qui doit être vérifié. Le langage graphique, mais formel nommé TEPE est la première contribution de ce travail. Pour atteindre un niveau élevé de confiance en vérification dans un délai raisonnable, le modèle doit être exécuté efficacement. La deuxième contribution vise donc une sémantique d'exécution pour les modèles DIPLODOCUS et une stratégie de simulation qui s'appuie sur l'abstraction. L'avantage est qu'une granularité grossière du modèle d'application se traduit directement par une augmentation de la vitesse de simulation. Comme troisième contribution, nous présentons un compromis entre la couverture limitée de la simulation et l'exhaustivité des techniques formelles. Lorsqu'il s'agit de modèles complexes, l'exhaustivité peut être entravée par le problème d'explosion combinatoire. En raison de l'abstraction de données, les modèles d'application DIPLODOCUS comportent des opérateurs non-déterministes. La simulation à couverture élargie vise à exploiter un sous-ensemble, ou bien l'intégralité, des valeurs des variables aléatoires. Par conséquent, une analyse statique des modèles DIPLODOCUS est effectuée et les informations caractérisant la partie significative de l'espace d'état de l'application sont propagées au simulateur. Enfin, nous fournissons des preuves de l'applicabilité des contributions par le biais d'une étude de cas dans le domaine du traitement du signal. Il sera démontré que les propriétés courantes se traduisent aisément en TEPE. Par ailleurs, la simulation rapide et sa couverture élargie fournissent des indications pertinentes qui sont susceptibles d'aider le développeur à configurer une plate-forme radio logicielle.

Les réseaux sur puces (SoCs - Networks-on-chip) sont apparus durant la dernière décennie en tant que solution flexible et efficace pour interconnecter le nombre toujours croissant d'éléments inclus dans les systèmes sur puces (SoCs - Systems-on-chip). Les réseaux sur puces sont en mesure de répondre aux besoins grandissants en bande-passante et en scalabilité tout en respectant des contraintes fortes de performances. Cependant, ils sont habituellement caractérisés par un grand nombre de paramètres architecturaux et d'implémentation qui forment un vaste espace de conception. Dans ces conditions, trouver une architecture de NoC adaptée aux besoins d'une plateforme précise est un problème difficile. De plus, la plupart des grands choix architecturaux (topologie, routage, qualité de service) sont généralement faits au niveau architectural durant les premières étapes du flot de conception, mais mesurer les effets de ces décisions majeures sur les performances finales du système est complexe à un tel niveau d'abstraction. Les analyses statiques (méthodes non basées sur des simulations) sont apparues pour répondre à ce besoin en méthodes d'estimations des performances des SoCs fiables et disponibles rapidement dans le flot de conception. Au vu du haut niveau d'abstraction utilisé, il est irréaliste de s'attendre à une estimation précise des performances et coûts de la puce finale. L'objectif principal est alors la fidélité (caractérisation des grandes tendances d'une métrique permettant une comparaison équitable des alternatives) plutôt que la précision. Cette thèse propose une méthodologie de modélisation pour concevoir des analyses statiques des coûts des composants des NoCs. La méthode proposée est principalement orientée vers la généralité. En particulier, aucune hypothèse n'est faite ni sur le nombre de paramètres des composants ni sur la nature des dépendances de la métrique considérée sur ces mêmes paramètres. Nous sommes alors en mesure de modéliser des composants proposant des millions de possibilités de configurations (ordre de 1e+30 possibilités de configurations) et d'estimer le coût de réseaux sur puce composés d'un grand nombre de ces composants au niveau architectural. Il est complexe de modéliser ce type de composants avec des modèles analytiques expérimentaux à cause du trop grand nombre de possibilités de configurations. Nous proposons donc un flot entièrement automatisé qui peut être appliqué tel quel à n'importe quelles architectures et technologies. Le flot produit des prédicteurs de coûts des composants des réseaux sur puce capables d'estimer les différentes métriques pour n'importe quelles configurations de l'espace de conception en quelques secondes. Le flot conçoit des modèles analytiques à grains fins sur la base de résultats obtenus au niveau porte et d'une méthode d'apprentissage automatique. Il est alors capable de concevoir des modèles présentant une meilleure fidélité que les méthodes basées uniquement sur des théories mathématiques tout en conservant leurs qualités principales (basse complexité, disponibilité précoce). Nous proposons d'utiliser une méthode d'interpolation basée sur la théorie de Kriging. La théorie de Kriging permet de minimiser le nombre d'exécutions du flot d'implémentation nécessaires à la modélisation tout en caractérisant le comportement des métriques à la fois localement et globalement dans l'espace. La méthode est appliquée pour modéliser la surface logique des composants clés des réseaux sur puces. L'inclusion du trafic dans la méthode est ensuite traitée et un modèle de puissance statique et dynamique moyenne des routeurs est conçu sur cette base.

Ce manuscrit présente une méthode de conception au niveau système reposant sur la programmation fonctionnelle typée et visant à atténuer certains des problèmes complexifiant le développement des systèmes numériques modernes, tels que leurs tailles importantes ou la grande variété des blocs les constituant. Nous proposons un ensemble de mécanismes permettant de mélanger au sein d'un même design plusieurs formalismes de description distincts («modèles de calcul») se situant potentiellement à des niveaux d'abstraction différents. De plus, nous offrons au concepteur la possibilité d'expliciter directement les paramètres explorables de chaque sous-partie du design, puis d'en déterminer des valeurs acceptables via une étape d'exploration partiellement ou totalement automatisée réalisée à l'échelle du système. Les gains qu'apportent ces stratégies nouvelles sont illustrés sur plusieurs exemples. / This work presents a novel system-level design method based on typed functional programming and aiming at mitigating some of the issues making the development of modern digital systems complex, such as their increasing sizes and the variety of their subcomponents. We propose a range of mechanisms allowing to mix within a single design several description formalisms (``models of computation''), possibly at different abstraction levels. Moreover, the designer is provided with means to directly express the explorable parameters of each part of their design, and to find acceptable values for them through a partially or totally automatic system-wide architectural exploration step. The advantages brought by those new strategies are illustrated on several examples.