Made available in DSpace on 2015-04-14T14:49:09Z (GMT). No. of bitstreams: 1 415011.pdf: 9818822 bytes, checksum: 000259a328a840b445d92337ab6707ce (MD5) Previous issue date: 2009-01-09 / Esta tese apresenta uma ferramenta de resolu??o de sistemas lineares densos pontuais e intervalares. As principais caracter?sticas desta ferramenta s?o rapidez, confiabilidade e precis?o. Esta ferramenta ? baseada em um m?todo de resolu??o de sistemas densos verificado usando arredondamentos direcionados e aritm?tica intervalar associados a bibliotecas otimizadas e primitivas MPI para prover resultados confi?veis e alto desempenho. A primeira vers?o paralela foi desenvolvida usando a biblioteca C-XSC. Esta vers?o n?o alcan?ou o desempenho global esperado uma vez que n?o foi paralelizada totalmente devido a particularidades do C-XSC (vari?veis especiais e produto escalar ?timo). Como o C-XSC n?o se mostrou eficiente para aplica??es de grande porte, foi proposta e implementada uma nova vers?o seq?encial para sistemas lineares densos usando tanto a aritm?tica de ?nfimo e supremo como a aritm?tica de ponto m?dio e raio, baseada nas bibliotecas BLAS e LAPACK. Testes de desempenho mostraram que o algoritmo que implementa a aritm?tica de ponto m?dio e raio possui um desempenho melhor do que o algoritmo que implementa a aritm?tica de ?nfimo e supremo. Considerando este resultado, a aritm?tica de ponto m?dio e raio foi escolhida para a pr?xima etapa: a implementa??o paralela. Uma vers?o paralela para solu??o de sistemas lineares pontuais e intervalares densos foi ent?o desenvolvida utilizando a aritm?tica de ponto m?dio e raio, arredondamentos direcionados e as bibliotecas otimizadas PBLAS e ScaLAPACK. Os resultados mostraram que foi poss?vel alcan?ar um bom desempenho utilizando um n?mero de processadores variado e proporcionando consider?vel acelera??o na obten??o dos resultados para diferentes tamanhos de matrizes (pontuais e intervalares). A fim de superar as limita??es impostas pelo uso da mem?ria na gera??o de toda a matriz em um s? processador, uma nova vers?o foi implementada. Esta vers?o gera as sub-matrizes da matriz principal em cada processador, permitindo uma melhor utiliza??o da mem?ria global disponibilizada pelo Cluster. Estas altera??es tornaram poss?vel resolver sistemas densos de dimens?o 100 000. Para investigar a portabilidade da solu??o proposta, os testes foram realizados em 3 Clusters diferentes na Alemanha (ALiCEnext, XC1 e IC1). Cada um destes Clusters possui configura??es distintas e apresentaram resultados significativos, indicando que a vers?o paralela possui uma boa escalabilidade para sistemas lineares muito grandes usando um n?mero variado de processadores. Outros estudos foram realizados em duas dire??es. O primeiro diz respeito ao uso de threads dedicadas para aumentar o desempenho da solu??o de sistemas lineares usando mem?ria compartilhada (em especial para processadores dual-core). Tamb?m foi estudada a utiliza??o dessas id?ias para aumentar o desempenho da solu??o usando C-XSC.

Made available in DSpace on 2015-04-14T14:49:52Z (GMT). No. of bitstreams: 1 440021.pdf: 859301 bytes, checksum: 74c835c02a03141cc25fe26c323fab1d (MD5) Previous issue date: 2012-03-29 / Transactional Memory is considered by many researchers to be one of the most promising solutions to address the problem of programming multicore processors. This model provides the scalability of fine-grained locking while avoiding common issues of tradicional mechanisms, such as deadlocks. During these almost twenty years of research, several studies were carried out to identify approaches in order to maximize the use of Transactional Memories in the Parallel Programming scenario. Furthermore, several TM systems have been developed in different types of implementations as well as new Benchmarks were proposed for evaluation and testing of TM systems. However, despite advances in the area, Transactional Memory is not considered yet a ready solution by the scientific community, due to unanswered questions in the literature, such as: How to identify if an application has an advantage using Transactional Memory? and Why some applications do not benefit from the use of Transactional Memories? , This work presents a comparative evaluation of a set of transactional applications and systems, introducing the field current state-of-the-art, understanding the existing problems and identifying growth opportunities in the STM systems in order to contribute to answer the questions that remain open in the scientific community. / Mem?rias Transacionais s?o consideradas por muitos pesquisadores como a mais promissora solu??o para resolver problemas de programa??o multicore. Esse modelo promete escalabilidade com pequena granularidade, enquanto elimina os problemas comuns nos mecanismos convencionais de locks, como deadlocks por exemplo. Durante esses quase vinte anos de pesquisas, diversos estudos foram realizados visando identificar abordagens para maximizar o uso de Mem?rias Transacionais no cen?rio de Programa??o Paralela. Al?m disso, diversos sistemas TM foram desenvolvidos em diferentes tipos de implementa??es, bem como novos Benchmarks foram propostos para avalia??o e testes de sistemas TM. Entretanto, apesar do avan?o da ?rea, Mem?ria Transacional n?o ? considerada uma solu??o pronta para comunidade cient?fica devido ?s perguntas ainda n?o respondidas na literatura, tais como: Como identificar se uma aplica??o ter? vantagem na utiliza??o de mem?rias transacionais? e Porque algumas aplica??es n?o se beneficiam com o uso de Mem?rias Transacionais?. Esse trabalho realiza uma avalia??o comparativa de um conjunto de sistemas e aplica??es transacionais, apresentando o estado da arte atual, compreendendo os problemas existentes e identificando oportunidades de crescimento nos sistemas STM de maneira a contribuir para responder as perguntas ainda em aberto na comunidade cient?fica.

Atualmente, os computadores pessoais são equipados com processadores de vários núcleos possuem alto poder de processamento. Algumas pesquisas realizadas indicam que estes mesmos computadores permanecem em média 80% do tempo ociosos. A união destas duas informações fomenta à pesquisa de um tipo de computação distribuída, conhecida como grades oportunistas. A utilização de um ambiente de grade oportunista permite a implementação de um computador paralelo capaz de processar grandes volumes de tarefas, com baixo custo financeiro. Apesar do baixo custo financeiro proporcionado por este ambiente, tem-se um alto custo computacional devido a utilização de recursos não dedicados. Estes ambientes sofrem de um problema que tem servido de objeto de diversas pesquisas, a indisponibilidade de recursos. O problema da indisponibilidade de recursos deve-se a volatilidade deste recursos. A volatilidade deve-se a liberdade de tornarem-se ociosos ou ocupados a qualquer instante, sem a necessidade de aviso prévio ao servidor. A volatilidade é a responsável por gerar uma série de interrupções de execução de tarefas e a consequente necessidade de novos escalonamentos desta mesma tarefa. Para reduzir o impacto deste problema, o escalonador de tarefas poderia considerar informações sobre o comportamento futuro dos recursos, ou seja, poderia considerar informações provenientes de um preditor de disponibilidade. Este trabalho propõe o modelo AvSchedP, modelo este capaz de realizar a previsão de disponibilidade baseando-se em dados binários e de forma dinâmica. O modelo AvSchedP foi projetado para ser integrado a escalonadores de grades oportunistas. O AvSchedP foi implementado e diversos experimentos foram realizados. Os experimentos foram realizados para avaliar a qualidade de previsão e a adequação do modelo a um sistema de grade oportunista, o XtremWeb. Os resultados obtidos demonstram que o AvSchedP apresenta bons resultados ao realizar previsões de duração de disponibilidade em ambientes formados por recursos voláteis. / Nowadays, personal computers have multi-core processors with high processing power. Some researches show that these computers remain 80 % of the time idle. The union of these two information instigates a kind of distributed computing, known as opportunistic grids. The opportunistic grid environment usage allows the implementation of a parallel computer like, capable of processing large volumes of tasks, with a low cost. Despite the low financial cost, it has a high computational cost due to use of nondedicated resources. Opportunistic grid environments have a problem that has been the subject of several researches: the resource availability. The resource availability problem is caused by the volatility of resources. The resource is free to become idle or busy at any time without notice the server. The volatility is responsible for generating a lot of task execution interruptions and consequently, task rescheduling. To alleviate this problem, the task scheduler could consider information about the future behavior of resources provided by an avalibility predictor. This paper proposes a new model, called AvSchedP , to perform dynamic resource availability prediction based on binary data. The model was designed to be integrated into opportunistic grid schedulers. The AvSchedP was implemented and several experiments were performed. These experiments were conducted to evaluate the prediction quality and the model integrability to the XtremWeb opportunistic grid system. The results show that the AvSchedP has good results when making availability duration predictions for environments composed by volatile resources.

Sistemas modernos de alto desempenho compreendem milhares a milhões de unidades de processamento. O desenvolvimento de uma aplicação paralela escalável para tais sistemas depende de um mapeamento preciso da utilização recursos disponíveis. A identificação de recursos não utilizados e os gargalos de processamento requere uma boa análise desempenho. A observação de rastros de execução é uma das técnicas mais úteis para esse fim. Infelizmente, o rastreamento muitas vezes produz grandes arquivos de rastro, atingindo facilmente gigabytes de dados brutos. Portanto ferramentas para análise de desempenho baseadas em rastros precisam processar esses dados para uma forma legível e serem eficientes a fim de permitirem uma análise rápida e útil. A maioria das ferramentas existentes, tais como Vampir, Scalasca e TAU, focam no processamento de formatos de rastro com semântica associada, geralmente definidos para lidar com programas desenvolvidos com bibliotecas populares como OpenMP, MPI e CUDA. No entanto, nem todas aplicações paralelas utilizam essas bibliotecas e assim, algumas vezes, essas ferramentas podem não ser úteis. Felizmente existem outras ferramentas que apresentam uma abordagem mais dinâmica, utilizando um formato de arquivo de rastro aberto e sem semântica específica. Algumas dessas ferramentas são Paraver, Pajé e PajeNG. Por outro lado, ser genérico tem custo e assim tais ferramentas frequentemente apresentam baixo desempenho para o processamento de grandes rastros. O objetivo deste trabalho é apresentar otimizações feitas para o conjunto de ferramentas PajeNG. São apresentados o desenvolvimento de um estratégia de paralelização para o PajeNG e uma análise de desempenho para demonstrar nossos ganhos. O PajeNG original funciona sequencialmente, processando um único arquivo de rastro que contém todos os dados do programa rastreado. Desta forma, a escalabilidade da ferramenta fica muito limitada pela leitura dos dados. Nossa estratégia divide o arquivo em pedaços permitindo seu processamento em paralelo. O método desenvolvido para separar os rastros permite que cada pedaço execute em um fluxo de execução separado. Nossos experimentos foram executados em máquinas com acesso não uniforme à memória (NUMA).Aanálise de desempenho desenvolvida considera vários aspectos como localidade das threads, o número de fluxos, tipo de disco e também comparações entre os nós NUMA. Os resultados obtidos são muito promissores, escalando o PajeNG cerca de oito a onze vezes, dependendo da máquina. / Modern high performance systems comprise thousands to millions of processing units. The development of a scalable parallel application for such systems depends on an accurate mapping of application processes on top of available resources. The identification of unused resources and potential processing bottlenecks requires good performance analysis. The trace-based observation of a parallel program execution is one of the most helpful techniques for such purpose. Unfortunately, tracing often produces large trace files, easily reaching the order of gigabytes of raw data. Therefore tracebased performance analysis tools have to process such data to a human readable way and also should be efficient to allow an useful analysis. Most of the existing tools such as Vampir, Scalasca, TAU have focus on the processing of trace formats with a fixed and well-defined semantic. The corresponding file format are usually proposed to handle applications developed using popular libraries like OpenMP, MPI, and CUDA. However, not all parallel applications use such libraries and so, sometimes, these tools cannot be useful. Fortunately, there are other tools that present a more dynamic approach by using an open trace file format without specific semantic. Some of these tools are the Paraver, Pajé and PajeNG. However the fact of being generic comes with a cost. These tools very frequently present low performance for the processing of large traces. The objective of this work is to present performance optimizations made in the PajeNG tool-set. This comprises the development of a parallelization strategy and a performance analysis to set our gains. The original PajeNG works sequentially by processing a single trace file with all data from the observed application. This way, the scalability of the tool is very limited by the reading of the trace file. Our strategy splits such file to process several pieces in parallel. The created method to split the traces allows the processing of each piece in each thread. The experiments were executed in non-uniform memory access (NUMA) machines. The performance analysis considers several aspects like threads locality, number of flows, disk type and also comparisons between the NUMA nodes. The obtained results are very promising, scaling up the PajeNG about eight to eleven times depending on the machine.

A diminuição agressiva dos transistores, a qual levou a reduções na tensão de operação, vem proporcionando enormes benefícios em termos de poder computacional, mantendo o consumo de energia em um nível aceitável. No entanto, à medida que o tamanho dos recursos e a tensão diminuem, a susceptibilidade a falhas tende a aumentar e a importância das avaliações com falhas cresce. Os processadores superescalares, que hoje dominam o mercado, são um exemplo significativo de sistemas que se beneficiam destas melhorias tecnológicas e são mais suscetíveis a erros. Juntamente com isso, existem vários métodos para injeção de falhas, que é um meio eficiente para avaliar a resiliência desses processadores. No entanto, os métodos tradicionais de injeção de falhas, como a técnica baseada em hardware, impõem que o processador seja implementado fisicamente antes que os testes possam ser conduzidos, sem fornecer níveis razoáveis de controlabilidade. Por outro lado, as técnicas baseadas em simuladores implementados em software oferecem altos níveis de controlabilidade. No entanto, enquanto os simuladores em SW de alto nível (que são rápidos) podem levar a uma avaliação incompleta, ou mesmo equivocada, da resiliência do sistema, uma vez que não modelam os componentes internos do hardware (como os registradores do pipeline), simuladores em SW de baixo nível são extremamente lentos e dificilmente estão disponíveis em RTL (Register-Transfer Level). Considerando este cenário, propomos uma plataforma que preenche a lacuna entre as abordagens em HW e SW para avaliar falhas em processadores superescalares: é rápida, tem alta controlabilidade, disponível em software, flexível e, o mais importante, modela o processador em RTL. A ferramenta foi implementada sobre a plataforma usada para gerar o processador superescalar The Berkeley Out-of-Order Machine (BOOM), que é um processador altamente escalável e parametrizável. Esta propriedade nos permitiu experimentar três arquiteturas diferentes do processador: single-, dual- e quad-issue, e, ao analisar como a resiliência a falhas é influenciada pela complexidade de diferentes processadores, usamos os processadores para validar nossa ferramenta.

Aplicações paralelas geralmente são executadas com o máximo número de threads de hardware disponíveis no sistema para maximizar o seu desempenho. Contudo, esta abordagem pode não ser a melhor escolha quando se busca eficiência energética e, em alguns casos, pode até mesmo degradar o desempenho. Desta maneira, o presente trabalho aplica a adaptação dinâmica do número de threads para otimizar o Energy-Delay Product (EDP) de aplicações paralelas OpenMP executadas em sistemas embarcados. Ao contrário de soluções anteriores, que focam em processadores de propósito geral (GPP, do inglês General Purpose Processors), o presente trabalho considera as características intrínsecas de sistemas embarcados, os quais geralmente possuem menos núcleos disponíveis, assim como apresentam diferenças significativas em relação à micro-arquitetura e à hierarquia de memória. Por meio de experimentos realizados em um sistema embarcado real com processador octa-core, este trabalho mostrou que a adaptação dinâmica do número de threads permite, em média, economizar 15,35% no consumo de energia com apenas 3,41% de perda de desempenho, gerando assim 12,47% de otimização de EDP em relação à configuração padrão (uso do máximo número de threads disponíveis no sistema). No melhor caso, a adaptação dinâmica foi capaz de economizar 26,97% em energia enquanto promoveu 25,74% de aumento no desempenho, resultando em 45,77% de melhora no EDP. / Parallel applications usually execute using the maximum number of threads allowed by the available hardware at hand to maximize performance. However, this approach may not be the best when it comes to energy efficiency and may even lead to performance decrease in some particular cases. In this way, the present work proposes a new apporach for the dynamic adaptation of the number of threads to optimize Energy-Delay Product (EDP) of OpenMP applications when running on Embedded Systems. Differently from previous solutions, which focus on General Purpose Processors (GPP), the current one takes into account the intrinsic characteristics of embedded systems, which usually have a lower number of cores and significantly different characteristics concerning the microarchitecture and memory hierarchy when compared to GPPs. Through experiments on a real embedded system with an octa-core processor, this work demonstrates that adapting the number of threads at runtime saves energy, on average, by 15,35% with only 3,41% loss performance, improving the EDP by 12,47% over the default configuration (maximum number of threads available in the system). In the best case, the dynamic adaptation saves 26,97 % in energy while promoting a 25,74 % increase in performance, resulting in a 45,77 % improvement in EDP.

Ao se projetar um novo processador, o desempenho não é mais o único objetivo de otimização. Reduzir o consumo de energia também é essencial, pois, enquanto a maior parte dos dispositivos embarcados depende fortemente de bateria, os processadores de propósito geral (GPPs) são restringidos pelos limites da energia térmica de projeto (TDP – thermal design power). Além disso, devido à evolução da tecnologia, a taxa de falhas transientes tem aumentado nos processadores modernos, o que afeta a confiabilidade de sistemas tanto no espaço quanto no nível do mar. Adicionalmente, a maioria dos processadores homogêneos e heterogêneos tem um design fixo, o que limita a adaptação em tempo de execução. Nesse cenário, nós propomos dois designs de processadores que são capazes de realizar o trade-off entre esses eixos de acordo com a aplicação alvo e os requisitos do sistema. Ambos designs baseiam-se em um mecanismo de duplicação de instruções com rollback que detecta e corrige falhas, um módulo de power gating para reduzir o consumo de energia das unidades funcionais. O primeiro é chamado de processador adaptativo e usa thresholds, definidos em tempo de projeto, para adaptar a execução da aplicação Adicionalmente, ele controla o ILP da aplicação para criar mais oportunidade de duplicação e de power gating. O segundo design é chamado processador polimórfico e ele avalia (em tempo de execução) a melhor configuração de hardware a ser usada para cada aplicação. Ele também explora o hardware disponível para maximizar o número de aplicações que são executadas em paralelo. Para a versão adaptativa usando uma configuração orientada a otimização de energia, é possível, em média, economizar 37,2% de energia com um overhead de apenas 8,2% em performance, mantendo baixos níveis de defeito, quando comparado a um design tolerante a falhas. Para a versão polimórfica, os resultados mostram que a reconfiguração dinâmica do processador é capaz de adaptar eficientemente o hardware ao comportamento da aplicação, de acordo com os requisitos especificados pelo designer, chegando a 94.88% do resultado de um processador oráculo quando o trade-off entre os três eixos é considerado. Por outro lado, a melhor configuração estática apenas atinge 28.24% do resultado do oráculo. / Performance is no longer the only optimization goal when designing a new processor. Reducing energy consumption is also mandatory: while most of the embedded devices are heavily dependent on battery power, General-Purpose Processors (GPPs) are being pulled back by the limits of Thermal Design Power (TDP). Moreover, due to technology scaling, soft error rate (i.e., transient faults) has been increasing in modern processors, which affects the reliability of both space and ground-level systems. In addition, most traditional homogeneous and heterogeneous processors have a fixed design, which limits its runtime adaptability. Therefore, they are not able to cope with the changing application behavior when one considers the axes of fault tolerance, performance, and energy consumption altogether. In this context, we propose two processor designs that are able to trade-off these three axes according to the application at hand and system requirements. Both designs rely on an instruction duplication with rollback mechanism that can detect and correct errors and a power gating module to reduce the energy consumption of the functional units The former design, called adaptive processor, uses thresholds defined at design time to allow runtime adaptation of the application’s execution and controls the application’s Instruction-Level Parallelism (ILP) to create more slots for duplication or power gating. The latter design (polymorphic processor) takes the former one step further by dynamically reconfiguring the hardware and evaluating different processor configurations for each application, and it also exploits the available pipelanes to maximize the number of applications that are executed concurrently. For the adaptive processor using an energy-oriented configuration, it is possible, on average, to reduce energy consumption by 37.2% with an overhead of only 8.2% in performance, while maintaining low levels of failure rate, when compared to a fault-tolerant design. For the polymorphic processor, results show that the dynamic reconfiguration of the processor is able to efficiently match the hardware to the behavior of the application, according to the requirements of the designer, achieving 94.88% of the result of an oracle processor when the trade-off between the three axes is considered. On the other hand, the best static configuration only achieves 28.24% of the oracle’s result.

A análise da marcha humana é um dos principais recursos que podem ser utilizados no estudo e tratamento de patologias que envolvem o aparelho locomotor. O presente trabalho visa o projeto e a construção de um robô bípede antropomórfico para ser, juntamente com um laboratório de marcha, uma ferramenta de auxílio aos profissionais da saúde na análise da marcha humana. O robô construído é capaz de reproduzir, de uma forma assistida, padrões de marcha reais, cujos dados são previamente adquiridos por um laboratório de marcha. As características dimensionais e cinemáticas desse robô são semelhantes às de um corpo humano. Dessa forma, a escolha das dimensões dos membros do robô e das faixas de movimentação de suas articulações foi baseada em dados provenientes de corpos humanos. Além disso, para garantir uma semelhança ainda maior com o corpo humano, um mecanismo paralelo foi selecionado para ser o responsável pelos movimentos das articulações do tornozelo e do quadril. Um sistema de sensoriamento barato, baseado em sensores de inclinação e de contato, foi desenvolvido para avaliar a reprodução da marcha humana por parte do robô. Agora, para acionar o robô, servo motores controlados por sinais PWM foram utilizados. Esse trabalho também apresenta o desenvolvimento de um modelo dinâmico tridimensional do robô que considera a sua interação com o solo. / The analysis of the human gait is one of the main resources that can be used in studies and treatment of pathologies which involve the locomotor system. The goal of this research is to design and to build an anthropomorphic biped robot to be used as a tool that could help health professionals to study the human gait. Once built, the robot can reproduce in an assisted way, real gait patterns based on datas that were previously acquired by a gait laboratory. The dimensionals and kinematics traits of this robot are alike to the human body. Therefore the choice of the limb dimensions from the robot and the bustle ranges of its articulations were based on datas originated in human bodies. Beyond this and to guarantee a great similarity to the human body a parallel mechanism was selected to be the responsible for the articulations movements of the ankle and hip. A cheap sensor system based on tilt and contact sensors was developed to evaluate the reproduction of the human gait by the robot. To operate the robot servo-motors controlled by PWM signals were used. This study also presents the development of a three-dimensional dynamic model of the robot that considers its interaction with the ground.

O presente trabalho tem como objetivo examinar e refletir a desconstrução e reconstrução dos elementos espaço-temporais em Ensaio sobre a cegueira. O embasamento teórico desse trabalho, dentre outros, será a concepção de cronotopo apresentada por Mikhail Bakhtin, ao lado de conceitos de não-lugares e lugares antropológicos de Marc-Augé. As pesquisas de Mircea Eliade serão utilizadas para a reflexão de espaços sagrados e profanos e para o exame dos rituais de passagem ou iniciáticos. Tendo em vista a peregrinação feita grupo das sete personagens que protagonizam a trama estabeleceremos um paralelo com a via-crúcis de Jesus apresentada no texto bíblico que trata de um caminho de sofrimento, dor e morte. O percurso da via-crúcis chega ao fim através da metamorfose ocorrida no interior das personagens e que se estende aos espaços projetando uma possível reconstrução espaço-temporal. / The present work has as objective to examine and to reflect the desconstruction and reconstruction of the space-secular elements in Ensaio sobre a cegueira. The theoretical basement of this work, amongst others, will be the conception of cronotopo presented by Mikhail Bakhtin, to the side of concepts of not-places and antropológicos places of Marc Augé. The research of Mircea Eliade will be used for the reflection of sacred and profane spaces and for the examination of the rituals of ticket or iniciáticos. In view of the done peregrination group of the seven personages who carry out the tram we will establish a parallel with the way-crucis of Jesus presented in the Biblical text that deals with a way of suffering, pain and death. The passage of the way-crucis arrives at the end through the occured metamorphosis in the interior of the personages and that a possible reconstruction is extended to the spaces projecting space-time.

Este trabalho analisa o uso de redes de estações de trabalho como uma única máquina a ser utilizada para permitir o processamento de problemas que não poderiam ser computados, aceitavelmente, em apenas um de seus nodos, seja por causa do tempo dispendido ou de recursos físicos necessários, como memória principal. São enfocados dois algoritmos de redes neurais artificiais - Combinatorial Neural Model e Back Propagation - que apresentam os problemas enunciados acima, e uma proposta de um esquema para distribuição dessa classe de algoritmos, levando em consideração as vantagens disponíveis no ambiente em questão, a apresentada. A implementação do modelo proposto, sob a forma de um simulador distribuído baseado no conceito de servidor está descrita no trabalho, assim como as estratégias de paralelização dos algoritmos. Ao final, são apresentados os resultados obtidos, quantitativa e qualitativamente, e uma avaliação mais detalhada da paralelização do algoritmo Back Propagation a exposta. / The use of workstation networks as distributed multicomputers to solve resource demanding problems that cannot be feasibly solved in one node is the main concern of this work. Two different artificial neural network algorithms, Combinatorial Neural Model and Back Propagation, are faced and a scheme for distributing this class of algorithms is presented. The several advantages of the environment are focused in the proposal along with its disadvantages. This work also presents the implementation of the proposed scheme allowing an in loco performance evaluation. At the end results are shown and a more in depth evaluation of the Back Propagation parallelization is presented.